常用时序约束命令概述

最新推荐文章于 2024-08-21 21:08:21 发布

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分类专栏：时钟与时序

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时序约束在FPGA设计中至关重要，不进行约束会导致布局布线时间过长且可能无法满足时序要求。通常建议尽早进行时序约束以加快开发进度。文章介绍了时序命令表，包括get pins、get ports、get registers和get nets等，强调了get pins用于精确约束具体LE/ALM结构端口的重要性，而get ports常用于约束外部输入信号，如时钟。

摘要由CSDN通过智能技术生成

0.几点经验

时序约束包括全局约束、IO约束、时序例外约束。
完全不进行时序约束时，由于时序违例存在，布局布线工具会尽可能减少时序违例路径从而耗费大量时间。但不进行时序约束时，默认所有时钟同步，并以1T原则分析，大概率无法满足时序要求，因此不断反复迭代优化布局布线最终工具放弃。这一过程会消耗大量时间，因此建议尽可能早地进行时序约束，加快开发速度。
对于一个较大的工程，全编译耗费大量时间。因此先synthesis后查看时序，此时只包括器件延时，若建立时间有问题则布局布线后一定还有问题，应返回设计进行修改或调整时序约束（约束时序例外或设置异步时钟组）；若保持时间有问题则可能加入路径延时后问题消失，可以进一步去布局布线；若没有问题则implement后查看时序。