【FPGA】高云FPGA之IP核的使用-＞PLL锁相环

最新推荐文章于 2024-07-04 15:39:16 发布
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分类专栏： FPGA 文章标签： fpga开发 PLL IP核
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版权

FPGA开发流程

1、设计定义

使用高云内置IP核实现多路不同时钟输出
输入时钟50M由晶振提供

软件开发环境高云V1.99版本
硬件开发环境采用小梅哥ACG525(主芯片GW5A-LV25-UG324C2)
在这里插入图片描述

2、设计输入

创建好工程后我们点击IP核配置，然后搜索PLL，这里我们可以使用的模块是PLL_ADV
在这里插入图片描述

配置我们的输入时钟以及IP核心文件名字以及模块名字
在这里插入图片描述
然后依次在上方tab栏中设置需要输出的时钟频率
在这里插入图片描述
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最后点击计算然后点击OK
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添加到工程，然后在我们的顶层文件中实例化我们的IP核并连接输入输出信号

module clock_test(
    input clk_in_50m,
    output clk_out_10m,
    output clk_out_25m,
    output clk_out_75m,
    output clk_out_100m
);


myclock myclock_test(
        .clkout0(clk_out_10m), //output clkout0
        .clkout1(clk_out_25m), //output clkout1
        .clkout2(clk_out_75m), //output clkout2
        .clkout3(clk_out_100m), //output clkout3
        .clkin(clk_in_50m) //input clkin
    );

endmodule

3、分析和综合

当逻辑输入设计完成后需要对其进行验证，该部分由软件部分进行验证，如果逻辑输入有问题需要检查语法错误或则重新设计设计输入

在这里插入图片描述

4、功能仿真

当分析和综合通过后应该进行功能性验证，针对项目设计定义的功能使用设计的逻辑输入验证其功能能否实现，一般的做法都是通过功能仿真的方式进行验证，比如软件逻辑分析仪，modelsim、vivado等软件自带的仿真工具进行仿真验证

功能仿真也称为行为仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。也可以叫做RTL仿真(test bench)

首先编写我们的仿真时序文件

`timescale 1ns / 1ps

module clock_test_tb();

reg sys_clk;
wire clk_out_10;
wire clk_out_25;
wire clk_out_75;
wire clk_out_100;

// 对pll_test_ds进行例化操作
clock_test Myclock(
        .clk_in_50m(sys_clk),           // 模拟50MHZ
        .clk_out_10m(clk_out_10),       // 模拟输出10MHZ
        .clk_out_25m(clk_out_25),       // 模拟输出25MHZ
        .clk_out_75m(clk_out_75),       // 模拟输出75MHZ
        .clk_out_100m(clk_out_100)      // 模拟输出100MHZ
    );

initial begin  
    sys_clk = 1'b0;   // 初始化
end

always #10 sys_clk = ~sys_clk;//10ns之后将时钟进行翻转(即说明20ns为一个周期) 1/20ns = 1/2*10^(-8) =  5*10^7 = 50MHz 产生50MHz的时钟

endmodule

创建我们的modsim文件进行时序查看，这里需要注意我们需要吧IP核生成的文件也添加进仿真工程编译
在这里插入图片描述
在这里插入图片描述

库这边需要选择安装时编译的高云库
在这里插入图片描述
然后我们查看波形
在这里插入图片描述
可以看到波形满足我们时序要求跟我们设定的频率在运行；

5、布局布线

当我们的IO可以开始分配了我们首先需要分配IO，如果当前还没到IO分配的时候我们可以将IO分配放在最后，当IO分配完成后我们就可以通过软件进行布局布线，在芯片内部生成芯片电路

在这里插入图片描述

6、时序仿真

时序仿真也称为布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，能较好地反映芯片的实际工作情况，当时序仿真不通过的时候可能还会设计到时序约束的一个过程（在比较复杂的设计中也需要用到）；这个在上一个步骤（功能仿真中）我们已经完成了时序仿真的波形查看

7、IO分配以及配置文件（bit流文件）的生成

如果在布局布线时未进行IO分配在该步骤进行IO分配并生成BIT流文件，这里我们直接查看小梅哥给出的excel文档，填写我们需要输出的时钟引脚；
在这里插入图片描述
在这里插入图片描述
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//Copyright (C)2014-2023 Gowin Semiconductor Corporation.
//All rights reserved. 
//File Title: Physical Constraints file
//Tool Version: V1.9.9 (64-bit)
//Part Number: GW5A-LV25UG324C2/I1
//Device: GW5A-25
//Device Version: A
//Created Time: Fri 02 02 09:37:52 2024

IO_LOC "clk_out_100m" C17;
IO_PORT "clk_out_100m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_out_75m" G14;
IO_PORT "clk_out_75m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_out_25m" F14;
IO_PORT "clk_out_25m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_out_10m" C18;
IO_PORT "clk_out_10m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_in_50m" T9;
IO_PORT "clk_in_50m" PULL_MODE=NONE BANK_VCCIO=3.3;

到这里软件的模拟仿真验证就完成了最后是烧录到板子上进行测试验证

8、配置（烧录）FPGA

时序通过了后需要通过硬件进行验证也就是最后一步的实物验证

在这里插入图片描述

9、在线调试

当系统出现问题运行不正常我们可以通过外部硬件示波器或者逻辑分析仪进行实际引脚信号抓取分析

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凉开水白菜
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whik1194的博客
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01-28
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06-01
FPGA Verilog PLL锁相环 FIFO同步 ip核调用 仿真工程 FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，允许用户根据设计需求配置其内部逻辑。在FPGA中，Verilog是一种硬件描述语言，用于编写数字电路的逻辑设计。PLL（Phase-Locked Loop）是FPGA中常用的一种频率合成技术，它通过锁定相位来同步不同信号源，常用于时钟管理和频率分频。 锁相环（PLL）在Verilog中实现通常包括电压控制振荡器（VCO）、分频器、鉴相器和低通滤波器等模块。PLL设计的关键在于调整这些模块参数，以达到所需的输出频率和相位关系。 FIFO（First-In-First-Out）是一种常用的存储结构，用于在不同时钟域之间传递数据，解决时钟域间的同步问题。在FPGA设计中，FIFO的Verilog实现会涉及到读写指针管理和深度控制，确保数据的正确存取。 在FPGA设计中，经常需要调用预定义的IP（Intellectual Property）核，如PLL和FIFO IP，这些核由供应商提供，经过验证，可以直接集成到设计中。
【高云FPGA系列教程（3）：基本IP原语使用和仿真】配套工程
10-09
https://blog.csdn.net/whik1194/article/details/127235037
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Tony
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FPGA GoWin PLL 最近在运用高云FPGA做开发，在使用了一段时间以后，对PLL软件界面里面那么多参数实在是比较蒙，因为时间问题，也没有深入看高云的手册。昨天在整理完Xilinx的锁相环用法以后，今天再来看看高云的FPGA锁相环结构。 做人做技术，一碗水要端平，是不是？ 锁相环必然有工作频率范围，这个范围约束了输入频率和输出频率 输入时钟还是先倍频在分频，倍频系数、分频系数组合，确定...
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仿真IP——高云伪双端RAM
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06-13 1251
调了一个rPLL（高云在调用PLL界面会提示rPLL性能更好，所以就调用的rPLL）和SDPB。整个设计输入只有复位和时钟，输出读的SDPB数据。我同事教我的一个小思路，把复位给到rPLL而全局的复位信号用rPLL输出的lock信号来控制，这样只要时钟出现不稳定就会复位。写地址、写数据、读地址都由顶层文件产生。Lock/rst_n_address_i:写数据复位，这是rPLL 的lock信号；Lock/rst_n_address_o:读数据复位，这是rPLL 的lock信号；Data_i:写数据；
高云IP核的使用
小柚子的博客
03-06 721
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FPGA初学（2）调用存储器IP
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10-13 1056
FPGA如何调用存储器IP 1、建立好工程后，点击左侧红色箭头： 然后右侧弹出的窗口，搜索block，选择蓝色箭头所指： 提示：这里可以添加本文要记录的大概内容： 例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。 提示：以下是本篇文章正文内容，下面案例可供参考 一、pandas是什么？ 示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。 二、使用步骤 1.引入库 代码如下（示例）： imp..
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秦韵FPGA 转载或原创（十五） 高云FPGA--GW2A18C
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该博客主要讲解国产FPGA的使用和工业级硬件板卡设计
FPGA XC7A100T实现IP核之MMCM-PLL驱动（Verilog HDL实现）.zip
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在本项目中，我们将深入探讨如何使用Verilog HDL来实现XC7A100T中的IP核——MMCM（Multi-Mode Clock Manager）和PLL（Phase-Locked Loop）驱动。 MMCM和PLL是FPGA中的关键时钟管理模块，它们的主要职责是生成和调整...
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标题 "7_ip_pll_FPGA锁相环_fpga_" 指涉的是FPGA（Field-Programmable Gate Array）设计中的一个重要组件——锁相环（Phase-Locked Loop, PLL）。PLL在数字电子系统中扮演着关键角色，尤其在FPGA应用中，用于频率...
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07-04 340
而连线的实现，应该是由开关管的开关来实现断开，连接不同的器件（通过内存的01值，直接决定连线的断开，连接，实现硬连接。没有模拟电路的电容，电阻；但是逻辑单元的底层实现，使用MOS管等电路实现电路的开关；类似于面包板上搭建电路，但是使用的是逻辑单元模块；如加法器，减法器，寄存器等。速度的理想值，应该取决于开关管的速度；时序逻辑的速度取决于时钟的频率设置。
pll锁相环ip核使用
08-19
PLL (Phase-Locked Loop) 是一种常用的电路设计技术，它可以生成高稳定性和可控频率的时钟信号。PLL 锁相环 IP 核是一个可编程的硬件模块，用于在集成电路中实现 PLL 功能。 使用 PLL 锁相环 IP 核的步骤如下： 1. 确定设计要求：首先，需要确定所需的时钟频率范围、精度要求、输入输出时钟信号的频率和相位关系等设计要求。 2. 找到合适的 IP 核：在选择 PLL 锁相环 IP 核时，需要考虑其提供的功能和性能是否满足设计要求。可以在 IP 核库中寻找并评估不同供应商提供的 IP 核。 3. IP 核配置：根据设计要求，配置 PLL 锁相环 IP 核的参数，如输入时钟频率、输出时钟频率、锁定时间、带宽等。这些参数可以通过配置寄存器或者使用专门的软件工具来实现。 4. 进行仿真和验证：使用电路设计工具对设计进行仿真和验证，确保 PLL 锁相环 IP 核按照预期工作，并满足设计要求。 5. 集成到设计中：将经过验证的 PLL 锁相环 IP 核集成到整个集成电路设计中，并与其他模块进行连接。 6. 布局和布线：根据设计规则和约束，进行布局和布线，确保信号传输的可靠性和稳定性。 7. 验证和调试：对整个设计进行验证和调试，确保 PLL 锁相环在实际应用中正常工作。 需要注意的是，不同供应商的 PLL 锁相环 IP 核可能有不同的配置方法和特性，具体的使用方法和步骤可能会有所差异。因此，在使用之前，建议参考供应商提供的文档和技术支持。

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