vivado CLOCK_DELAY_GROUP、CLOCK_LOW_FANOUT

CLOCK_DELAY_GROUP
LAY_ GROUP属性标识具有相同MMCM的相关时钟，
PLL、GT源或公共驱动器，应在放置和布线过程中进行平衡
减少时钟之间的定时路径上的时钟偏斜。
提示：时钟匹配（通过Clock_DELAY_GROUP属性）用于
相同的MMCM、PLL或GT源。
体系结构支持
UltraScale、UltraScale+和Versal ACAP体系结构。
适用对象
•直接连接到全局时钟输出的时钟网段（get_nets）
需要
平衡的
价值观
•＜name＞：Vivado放置程序使用的唯一字符串标识符，用于匹配上的延迟
指定的时钟网络。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property CLOCK_DELAY_GROUP <name> [get_nets <clk_nets> ]

set_property CLOCK_DELAY_GROUP <name> [get_nets -of_objects [get_pins <clock_buffer>/O ]

Where

• <name> is the unique name to associate with the specified clock nets.

• <clk_nets> is a list of clock nets directly connected to the output of global clock

buffers, that are driven by a common cell, such as an MMCM for example.

XDC Syntax Example

# Define a clock group to reduce skew between the nets.

set_property CLOCK_DELAY_GROUP grp12 [get_nets {clk1_net clk2_net}]

CLOCK_LOW_FANOUT
CLOCK_LOW_FANOUT是一个布尔属性，可以分配给具有
负载的数量，并且应该包含在单个时钟区域中。该物业为
分配给由全局时钟缓冲器驱动的时钟网或由全局
时钟缓冲器。
提示：全局时钟缓冲区是BUFGCE、BUFGCE_DIV、BUFGTRL、BUFG_GT、BUFG_PS或BUFG_HDIO。
当CLOCK_LOW_FANOUT在由全局时钟缓冲器驱动的时钟网络上为TRUE时
应该包含在单个时钟区域内并且由全局时钟资源驱动。A.
负载被定义为时钟网络上的任何叶输入引脚，而不仅仅是顺序时钟引脚。对于
例如，LUT引脚被算作负载。如果网上负载太多，Vivado
工具将返回警告并忽略CLOCK_LOW_FANOUT属性。
当由BUFFCE全局时钟驱动的一组触发器上的CLOCK_LOW_FANOUT为TRUE时
缓冲区，BUFFCE全局时钟缓冲区将被复制，并仅驱动具有
设置。触发器被放置在单个时钟区域中，并由全局时钟驱动
资源。
CLOCK_LOW_FANOUT属性可能与其他时钟或放置属性冲突。
例如，如果在同一个网络上使用其他值指定CLOCK_DEDICATED_ROUTE
如果不是TRUE，则CLOCK_DEDICATED_ROUTE属性优先，并且
CLOCK_LOW_FANOUT被忽略并发出警告，CLOCK_DELAY_GROUP将采取
如果CLOCK_DELAY_GROUP的所有成员都优先于CLOCK_LOW_FANOUT
不能放置在单个时钟区域中。USER_CLOCK_ROOT、LOC和PBLOCK属性
也可能与CLOCK_LOW_FANOUT属性产生冲突。在每种情况下
CLOCK_LOW_FANOUT将被忽略，并返回警告。
体系结构支持
UltraScale和UltraScale+体系结构。
适用对象
•连接到全局时钟缓冲器输出的时钟网（get_nets）
被限制到单个时钟区域。
•连接到BUFFCE全局时钟缓冲器输出的触发器单元（get_cell）。A.
新的BUFGCE全局时钟缓冲区与现有的BUFGCE并行复制
全局时钟缓冲器和新BUFFCE全局时钟缓冲器的负载是
被限制到单个时钟区域。
价值观
•正确：时钟是一个低扇出网络，应限制为一个时钟
区域
•FALSE：时钟不是低扇出信号，或者不应限制为单个
时钟区域（默认）。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property CLOCK_LOW_FANOUT TRUE [get_nets <clk_nets>]

set_property CLOCK_LOW_FANOUT TRUE [get_cells <ff_cells>]

Where

• <clk_nets> is a list of clock nets directly connected to the output of global clock

buffers, that are driven by a common cell, such as an MMCM for example.

• < ff_cells > is a list of flip flop cells directly connect to the output of a BUFGCE

global clock buffer.

XDC Syntax Example

# Define a clock group to reduce skew between the nets.

set_property CLOCK_LOW_FANOUT TRUE [get_nets -of [get_pins block/myBufg/O]]

# Define a list of Flip Flops to be driven by a separate BUFGCE and placed in a single

clock region

set_property CLOCK_LOW_FANOUT TRUE [get_cells block/myStartupCircuit/startup_reg[*]]