vivado CLOCK_DEDICATED_ROUTE

时钟指定路线
默认情况下，CLOCK_DEDICATED_ROUTE属性处于启用状态（TRUE），并确保
时钟资源放置DRC被认为是必须纠正的错误条件
在路由或比特流生成之前。CLOCK_DEDICATED_ROUTE=FALSE降级
将DRC放置为警告，并允许Vivado路由器使用结构路由进行连接
从具有时钟能力的IO（CCIO）到诸如MMCM的全局时钟资源。
小心！将CLOCK_DEDICATED_ ROUTE设置为FALSE可能导致次优时钟延迟，
从而导致潜在的时间违规和其他问题。
外部用户时钟必须通过称为
具有时钟能力的输入（CCIO）。这些CCIO为
内部全球和区域时钟资源，保证各种时钟的定时
特征。请参阅《7系列FPGA时钟资源用户指南》（UG472）[参考文献3]，或
有关详细信息，请参阅《UltraScale体系结构时钟资源用户指南》（UG572）[参考文献9]
时钟上的放置规则。
CLOCK_DEDICATED_ROUTE属性通常在需要时使用
放置时钟组件，使时钟路由偏离专用时钟
树，并使用标准路由信道。如果专用路线不是
可用，将CLOCK_DEDICATED_ROUTE设置为FALSE会降级时钟位置DRC
当时钟源位于次优位置时，从ERROR（错误）变为WARNING（警告）
与它的加载时钟缓冲器相比。
体系结构支持
所有架构。
适用对象
•直接连接到全局时钟缓冲器（BUFG，
BUFGCE、BUFGMUX、BUGCTRL）。
重要事项：必须在最高设计级别的网段上设置CLOCK_DEDICATED_ROUTE
层次结构或顶层网络。
价值观
•7系列设备
°TRUE：默认时钟位置和路由。
°BACKBONE：时钟驱动器和负载必须放置在同一个时钟管理中
瓷砖（CMT）柱。时钟路由仍然使用专用的全局时钟路由
资源。
°FALSE：时钟驱动器和负载可以放置在设备的任何位置。时钟网
可以使用全局时钟路由资源和标准结构路由进行路由
资源。这会对时钟网络的定时和性能产生不利影响。
•UltraScale体系结构
°TRUE：默认时钟位置和路由。
°SAME_CMT_COLUMN（也可以使用BACKBONE）：时钟驱动程序和负载必须
被放置在相同的时钟管理瓦片（CMT）列中。时钟路由
使用专用的全局时钟路由资源。
°ANY_CMD_COLUMN：时钟驱动器和负载可以放置在任何CMT列中
该网络使用专用的全局时钟路由资源。请注意，此选项不是
有7个系列设备可供选择。
°FALSE：时钟驱动器和负载可以放置在设备的任何位置。时钟网
可以使用全局时钟路由资源和标准结构路由进行路由
资源。这会对时钟网络的定时和性能产生不利影响。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]

Where

• net_name is the signal name directly connected to the input of a global clock buffer.

XDC Syntax Example

# Designates clk_net to have relaxed clock placement rules

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]