SDC学习笔记 —— （2）约束分频器

分频器定义用create_generated_clock去定义，若定义如下图所示占空比的3分频时钟，需要用到 -edge去指定分频后的时钟相对于源时钟的上升沿和下降沿时刻。

首先我们将源时钟标记，标记规则为：按上升沿--> 下降沿 --> 上升沿 --> 下降沿 --> ...标记为1 2 3 4 5 6 7 8 9 ...。则可从上图看出，三分频后的时钟在源时钟标记为1的地方为第一个上升沿，在6的地方为第一个下降沿，在7的地方为第二个上升沿（满足一个周期的描述了），那么如何用" -edge "去定义这个三分频的时钟呢，如下

create_generated_clock  -name  CLK_DIV3   -master_clock  CLK -source [ get_ports  CLK ] \
                        -add -divide 3    -edge { 1 6 7 } [ get_pins  CLK_DIV3/OUT ]