静态数码管的显示

傻童:CPU

于 2021-05-23 11:36:14 发布

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分类专栏： FPGA 文章标签： fpga

本文链接：https://blog.csdn.net/qq_45159887/article/details/117191357

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本文介绍了如何使用FPGA实现静态数码管的显示，包括原理图、RTL代码结构（顶层文件、计时模块、静态显示模块）、激励文件以及仿真结果的展示。作者鼓励读者留言讨论FPGA相关问题。

摘要由CSDN通过智能技术生成

静态数码管的显示

原理图如下
在这里插入图片描述
RTL如下

顶层文件

`timescale 1ns / 1ps

module seg_led_static_top(
        input sys_clk,
        input sys_rst_n,
        output  [5:0] seg_sel,
        output  [7:0] seg_led 
    );
parameter TIME_SHOW = 25'd25_000_000;
wire flag;
time_count #(.MAX_NUM(TIME_SHOW))
u1_time_count(
        .sys_clk(sys_clk),
        .sys_rst_n(sys_rst_n),
        .flag(flag)
    );
seg_led_static u2_seg_led_static(
        .sys_clk(sys_clk),
        .sys_rst_n(sys_rst_n),
        .add_flag(f