学习笔记
傻童:CPU
业精于勤,荒于嬉;行成于思,毁于随。
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集成运放笔记
集成运放笔记1 电压传输特性开环u0=A0d(Up-Un) 线性区阻容耦合无法集成电流源电路比例电流源微电源以电流源为有源负载的放大电路共射放大电路放大电路中的反馈基本概念和判断反馈:输出量影响输入量正反馈:增强了净输入量负反馈:减少了净输入量反馈的判断反馈的存在是否从结构上;从反馈量反馈的极性净输入量(up-un的电压;up的电流);输入端判别流程(瞬时-极性法)1 输入端:正极性2 输出量是正或者负增量3 输出量作为输入端的响应4原创 2022-05-15 15:59:05 · 1661 阅读 · 0 评论 -
模拟电子技术基础笔记
模拟电子技术基础笔记List item原创 2022-05-06 12:09:53 · 6751 阅读 · 0 评论 -
求解单位冲激响应的笔记
求解单位冲激响应的笔记冲激响应的定义求解方式正常的方式另一种方法再看下一个例子另一种方法零输入响应无信号作用,由初始时刻的储能所产生的响应。即没有独立电源接入,而由电容或电感充当电源。通常为电容或电感达到稳态后断开独立电源与支路的连接。俗称放电。零状态响应初始时刻无储能,由初始时刻施加于网络的输入信号所产生的响应。即电容或电感所储能为0,光靠外接独立电源作用。俗称充电。零状态响应的完全解由齐次解加上特解组成,而齐次解就是上方的零输入状态的公式......原创 2022-04-28 11:47:56 · 4970 阅读 · 0 评论 -
CAN总线笔记
CAN总线协议11898边界条件物理构成controler(控制器)transver(收发器)低速can收发器高速can收发器抗干扰能力总线逻辑线与逻辑communication(通讯)通信矩阵帧格式数据帧总线同步总线竞争竞争流程图can总线学习网站...原创 2022-04-20 13:26:46 · 477 阅读 · 0 评论 -
答题 笔记
原创 2022-04-19 10:02:46 · 185 阅读 · 0 评论 -
数字电路与逻辑设计笔记
数字电路与逻辑设计笔记变量和常量的关系式根据真值表写表达式以真值表内输出端“1”为准第一步:从真值表内找输出端为“1”的各行,把每行的输入变量写成乘积形式;遇到“0”的输入变量上加非号。 第二步:把各乘积项相加,即得逻辑函数的表达式。完备集最小项:n个变量X1、X2、···、Xn的最小项是n个因子的乘积,每个变量都以它的原变量或非变量的形式在乘积中出现,且仅出现一次。例如:A, B, C 三个逻辑变量的最小项有23=8个,分别为:A‘B’C’, A’B’C, A’原创 2022-04-16 20:02:30 · 2596 阅读 · 0 评论 -
DSP笔记
DSP笔记duty:占空比;原创 2022-03-01 13:32:46 · 429 阅读 · 0 评论 -
FPGA笔记
type [upper:lower] vector_name;原创 2022-03-10 11:44:54 · 156 阅读 · 0 评论 -
图像处理的笔记
图像处理的笔记进行图像识别的算法时,先在MATLAB中仿真,注意不要使用MATLAB的函数实现你想要的功能,比如灰度图像的反向、二值化。如果实在需要用到函数,可以在MATLAB的命令窗口中输入“help 函数”进入函数说明文档,阅读其中的作用–重点看Algorithms(算法部分);...原创 2021-12-07 08:42:42 · 1242 阅读 · 0 评论 -
写论文的笔记
写论文的笔记怎么使得跨页表格连接起来?选中表格并点击鼠标右键,在弹出的选项中点击“表格属性”选项->然后在打开的表格属性对话框中选择“行”选项,将“允许跨页断行”的勾选取消,点击确定->然后在设置后的跨页的位置双击两个页面中间的空白区域->即可将上下页面的表格设置为连接起来的样式了。...原创 2021-11-30 11:39:39 · 157 阅读 · 0 评论 -
FPGA专有名词的积累
FPGA专有名词的积累建立时间(Tsu:set up time):是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被稳定的打入触发器,Tsu就是指这个最小的稳定时间。.保持时间(Th:hold time):是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被稳定的打入触发器,Th就是指这个最小的保持时间。输出相应时间(Tco):触发器输出的响应时间,也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生原创 2021-11-16 18:00:06 · 394 阅读 · 0 评论 -
易错笔记总结
易错笔迹总结每一个模块都需要有一个使能信号(en)和一个结束信号(done),以便控制每一个模块的开始和结束。这个使能信号(en)一般是一般是以脉冲的形式给出。编写激励文件时,输入是reg,输出是wire。这是连接试验台的检验性质决定的。每一个输入端口,在激励时记得初始化。.........原创 2021-09-18 09:59:06 · 145 阅读 · 0 评论 -
学习易错笔记
学习易错笔记将行同步时序图和场同步时序图结合起来,就构成了VGA时序图。VGA只能识别模拟信号,而FPGA输出的图像信息为数字信号。数字图像信号转化为模拟图像信号有二种方法,其一,使用专业的转换芯片,如常用的转换芯片AD7123,这种方式更为稳定,但成本稍高;其二使用功权电阻网络实现数模转换。clocking实现PLL IP核的使用。先跑综合仿真(Run Synthesis)-可以知道你的综合代码有没有错误,在跑仿真文件(Run Simulation)-可以知道你的输出结果是否和预想的一致。原创 2021-10-23 20:18:53 · 168 阅读 · 0 评论