加减计数器

最新推荐文章于 2022-05-12 11:13:54 发布

傻童:CPU

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分类专栏： FPGA verilog FPGA基础文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_45159887/article/details/124076341

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本文介绍如何设计一个FPGA加减计数器模块，该模块根据mode信号实现输出的递增或递减，并在计数到0时产生zero指示信号。

摘要由CSDN通过智能技术生成

加减计数器

题目描述
请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。
模块的接口信号图如下：
在这里插入图片描述

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,
	input mode,
	output reg [3:0]number,
	output reg zero
	);

    reg[3:0] num;
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                num <= 4'd0;
            else if(mode == 1'd1)
                begin
                    if(num == 4'd9)
                        num <= 4'd0;
                    else
                        num <&#