lattice 生成寄存器和锁存器

最新推荐文章于 2024-10-18 17:46:27 发布

单少康

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_45747202/article/details/141966511

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 module D_flip_flop(CLK,D,Q,CLRn,SET);   //寄存器生成                      

         input CLK,D,CLRn,SET;

         output reg Q;

         always @ (posedge CLK or negedge CLRn or negedge SET)

         begin

         if(~CLRn)

            Q<=1'b0;

          else if(~SET)

            Q<=1'b1;

         else

            Q<=D;

         end

        endmodule

      module shiyan9_Latch(CLK,D,Q,CLRn,SET);//锁存器代码

         input CLK,D,CLRn,SET;

         output reg Q;

         always @ (CLK or CLRn or SET or D)

         begin

         if(~CLRn)

            Q<=1'b0;

          else if(~SET)

            Q<=1'b1;

         else if(CLK)

            Q<=D;

         end

        endmodule

区别是：一个if 后面没有丢失else，一个if后面丢失了else