verilog学习笔记(模块module)

这篇博客介绍了Verilog中的模块调用,包括通过位置和名称进行连接的方法,并提供了多模块连接的实例代码,如全加器、16位到32位拼接以及并行加法器和加减法器的设计。
摘要由CSDN通过智能技术生成

HDLBits Module

模块调用

方法

By position

        mod_a instance1 ( wa, wb, wc );

        通过端口位置一一对应,以此来实现两个模块之间的连接,但当其中一个模块的端口位置发生改变,就需要对相应连接的线进行重新连接。及线连接的对象会因为端口位置的变化而变化。

By name

        mod_a instance2 ( .out(wc), .in1(wa), .in2(wb) );

        该方法是通过端口名字的一一对应来实现连接,通过该方法就不需要考虑模块端口的位置变化。

实例代码:

//通过位置
module top_module ( input a, input b, output out );

    mod_a ins1 (a,b,out);
endmodule
//通过名字
module top_module ( input a, input b, output out );

    mod_a ins2 (.in1(a),.in2(b),.out(out));
endmodule

多模块连接

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