手动实例化单元（verilog的映射文件）

做后端综合之前，需要阅读相关的文档，在文档中，会看到一些要求手动实例化单元（关键字：hand-instantiated module/hand-place logic constraint)的内容，如果跳过这步操作在后期的timing检查时会出现很多问题，比如icg被拆分成了散装icg，变成一个latch和一个或门之类的组成，latch是电平触发，reg是边沿触发，他们检查的方式也许会严重影响结果，这里看到这种latch和reg的检查，可以去看下相关的module名，有没有要求手动实例化cell，如果一个database没有icg，多半是需要后端来添加的，这里也称做premap文件(映射文件)。

如何添加呢，打开rtl需要实例化的代码（icg的关键字：clock gating cell）

 根据电路结构来说， latch+ and算是一个ICG， 电平触发。 TSMC提供的是OR+latch_and. 边沿触发，直接例化。给这段rtl代码改成以下格式，可以添加一个新文件，也可以直接进行修改，如果不确定逻辑功能是否一样，可以把这两个文件做一个formal对比。

TE是给dft用的，TE端接0，例化icg。