Error (10200): Verilog HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)

于 2023-08-02 12:42:46 发布
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分类专栏： FPGA 文章标签： fpga开发
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1、项目场景：

在verilog文件中使用按键判断时出现报错
Error (10200): Verilog HDL Conditional Statement error at key_clock.v(402): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

2、问题描述

在这里插入图片描述
在这里插入图片描述

3、原因分析：

报错提示什么闭环，后面回到代码查看发现if_else，条件不能够形成完整的闭环

解决方案：

在这里插入图片描述

修改为else if即可成功。

混子王江江
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这个错误提示是在 Verilog HDL 的代码中出现的，通常表示在一个 always 块中出现了条件语句，但是条件语句的判断条件与 always 块的敏感边缘不匹配。 举个例子，如果你的 always 块是在 posedge 时执行： ``` always @(posedge clk) begin if (some_condition) begin ... end end ``` 那么你的条件语句应该是与 posedge 对应的信号，比如： ``` always @(posedge clk) begin if (reset == 1'b1) begin ... end end ``` 如果你的条件语句不是与 posedge 对应的信号，比如： ``` always @(posedge clk) begin if (data_ready == 1'b1) begin ... end end ``` 那么就会出现类似于上面的错误提示。 要解决这个错误，你需要检查条件语句的判断条件是否与 always 块的敏感边缘匹配。如果不匹配，需要重新设计代码，确保条件语句的判断条件与 always 块的敏感边缘匹配。

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