Verilog仿真出现蓝色和红色直线有很多原因,
其中之一!!!仿真时操作有问题(前提:代码检查几遍完全没问题的情况下)
我仿真的时候编译没报错,问别人说代码没问题的,但就是仿真出上图的问题,结果发现是仿真的时候把模型定义的文件也选择了:
应该只选testbench即测试文件如下即可测试成功!
Verilog仿真出现蓝色和红色直线有很多原因,
其中之一!!!仿真时操作有问题(前提:代码检查几遍完全没问题的情况下)
我仿真的时候编译没报错,问别人说代码没问题的,但就是仿真出上图的问题,结果发现是仿真的时候把模型定义的文件也选择了:
应该只选testbench即测试文件如下即可测试成功!