verilog状态机学习笔记

1、一个模块的输出最好用寄存器打一拍。

在设计分割为子模块时，要将一个寄存器分隔在一个模块的输出端。

2、

如果时序要求不允许这么做，那么：

（1）将状态机的状态用输出作为状态编码

因为一个没有冗余的状态机的输出肯定是不一样的（输入<=信号可以化为一个选通信号来处理）。所以消除输出冗余项（如果为了某些原因需要这些冗余项，那么就多加一位来区别就可以了）后的状态编码，作为输出时，由于state转移进程是时序的，所以输出也变成时序的了。

（2）直接输出state信号，将输出逻辑移动到下级模块去做。

3、

若编码使用one-hot编码，则可以使用 full_case parallel_case两个选项。