7系列 Bank划分

已于 2025-04-23 10:45:09 修改
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于 2024-12-31 09:49:32 首次发布
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前言

7系列 Bank划分，参考链接https://www.bilibili.com/read/readlist/rl205277?spm_id_from=333.1369.opus.module_collection.click

一、Xilinx 7系列 Bank划分

HP：High Performance,应用于高速场景，比如DDR或其他高速差分线

HR：High Range,应用于宽范围I/0，最高能够支持到3.3V的电压。

HD：High Density，应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V.
在这里插入图片描述
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二、HR-Bank16 细节解释

FPGA的器件管脚按照Bank进行划分，每个Bank独立供电，以使FPGA I/O适应不同电压标准，增强I/O设计的灵活性。
每个用户Bank包括50个I/O管脚或者24对差分对管脚（48个差分信号），顶端和底端各一个单端管脚。

红色圈住的为两个单端信号，绿色圈住的管脚不用作时钟输入时，可以作为用户I/O来使用。
蓝色标记的VREF管脚，当该BANK I/O用作DDR内存接口时，需要提供伪差分所需的阈值电压，此时_VREF_管脚需要接DDR外设要求的参考电压。
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三、K7系列 IO速率

3.1单边沿

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3.2双边沿

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总结

仅供个人学习

Xilinx 7系列 FPGA硬件知识系列（三）—— Bank划分及引脚定义
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7系列的FPGA开始才有HP BANK和HR BANK，UltraScale FPGA有HP BANK、HR BANK和HD BANK，但并不是一个FPGA中会同时包含HP/HR/HDBANK。HP：High Performance,应用于高速场景，比如DDR或其他高速差分线（不是GTX）HR：High Range,应用于宽范围I/0，最高能够支持到3.3V的电压。HD：High Density，应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V.
Xilinx 7系列FPGA架构之时钟资源（一）
FPGA_Designer
03-09 7574
引言：从本文开始，我们陆续介绍Xilinx 7系列FPGA的时钟资源架构，熟练掌握时钟资源对于FPGA硬件设计工程师及软件设计工程师都非常重要。本章概述7系列FPGA时钟，比较了7系列FPGA时钟和前几代FPGA差异，总结7系列FPGA中的时钟连接。有关7系列FPGA时钟资源使用的详细信息，请关注后续文章。 时钟资源架构概述 7系列FPGA与前一代FPGA时钟资源差异 时钟资源连接概述 1.时钟资源架构概述 1.1 时钟资源概述 7系列FPGA时钟资源通过专用的全局和区域I/O和时钟资源管理符合复
Xilinx FPGA中HP HR HD bank分别是什么用途
yundanfengqing_nuc的专栏
05-06 2645
首先我们要明确一点，这几个概念都是在7系列之后才有的，其中7系列的FPGA中有HP Bank和HR Bank，UltraScale FPGA有HP Bank、HR Bank和HD Bank，但并不是一个FPGA中会同时包含HP/HR/HD Bank。绑定管脚时，经常会看到HP Bank、HR Bank和HD Bank，它们分别是什么意思？分别可以适用于哪些应用个？HD Bank应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V。
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介绍FPGA IO命名与Bank简介、划分查找。
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一般fpga都分为若干个bank 例如xilinx的高端fpga，能分为22甚至更多个bank 这么做主要是为了提高灵活性 因为fpga的io支持2.5V 3.3v等等种类电平输入输出 为了获得这些IO电平，就需要在对应bank的供电引脚输入对应的电源电压 这样在一些复杂的系统中非常实用，例如cpu + fpga的系统中，cpu的io电压一般是2.5v 而很多其他ic都是3.3V，就可以使用fpg...
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可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。 FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。 为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接
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FPGA的引脚布局
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1：我们可以看到一个普通的IO口往往是6\7个VCCO再加上50个User-IO口。3：会有4对CC-PIN可以外接时钟，经过BUFG以提供全局时钟。4：还有1个BNAK-0，只有几个引脚，只专用CONFIG的PIN。，明白了各个BANK上的引脚情况就明白了FPGA的整体引脚布局。2：48个差分信号对+上下2个单端脚构成50个PIN。3：同一BANK的供电相同，不同BANK的供电可以不同。64个EMIO从PS引出到PL，实现PS与PL的交互。54个MIO引出到FPGA芯片边界。从PS芯片内部来看GPIO。
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对于XILINX，7系列FPGA，关于GTX核对配置见PG168,了解GTX内部结构及更多的知识见ug476。 以7系列XC7k325t-ffg900为例，见各ug476，351页。可看到该芯片共有4个高速bank，分别为115 116 117 118；每个bank又有4组收发模块和两组时钟模块。1，GTX时钟和复位 （1）时钟源： GTX...
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详解FPGA及硬件电路开发
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本文旨在通过讲解不同模式的原理图连接方式，进而配置用到引脚的含义(手册上相关引脚含义有四、五页，通过本文理解基本上能够记住所有引脚含义以及使用场景)，熟悉xilinx 7系列配置流程，以及设计原理图时需要注意的一些事项。
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bank介绍 每个 I/O bank 包含 52 个管脚，可采用适合该 bank 的单端标准进行输入、输出或双向操作。 I/O bank 可以是高量程(HR) 或高性能 (HP) I/O bank。这些管脚中最多有 48 个可以配置为 24 个差分信号管脚对，其信号标准适用于 HR I/Obank 或 HP I/O bank。与每个单端管脚关联的逻辑称为位 slice，对于 _P 管脚，差分管脚对称为主位slice，对于 _N 管脚，称为从位 slice。 输入/输出控制块位 slice 可以使用赛灵思器件
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### 查询与 XC7Z020 BANK 相关的技术信息 对于 XC7Z020 FPGA，其引脚分配和银行（Bank）配置是非常重要的设计考虑因素。XC7Z020 属于 Xilinx Zynq-7000 All Programmable SoC 系列，该系列集成了双核 ARM Cortex-A9 处理器以及可编程逻辑资源。 #### 银行概述 在 XC7Z020 中，不同的电压域被划分为多个独立的 I/O Bank。每个 Bank 支持特定范围的工作电压，并且可以单独设置输入输出标准。这使得开发者能够灵活地连接各种外部设备而不必担心电平兼容性问题[^3]。 #### 获取技术文档资料下载链接 为了获得详细的关于 XC7Z020 各个 Bank 的工作参数和技术规格说明，建议访问官方技术支持网站并查找相应的数据表或用户指南： [Xilinx 官方支持页面](https://www.xilinx.com/support.html) 在此页面上可以通过搜索功能定位到具体的产品线——Zynq-7000 AP SoCs, 进而找到适用于 XC7Z020 的最新版本的手册和其他辅助材料。这些文档通常会提供有关如何配置各个 Bank 的指导方针及其电气特性描述。 另外，在一些第三方供应商处也可能存在针对此款器件的应用笔记或者参考设计方案，例如雅创芯城所提供的渠道库存服务也涵盖了此类产品线的相关资讯[^1]。 ```bash wget https://www.xilinx.com/bin/public/openDownload?filename=ds190-Zynq-7000-AP-Soc-datasheet.pdf -O xc7z020_datasheet.pdf ``` 上述命令可以从 Xilinx 官网下载最新的 XC7Z020 数据手册保存为本地文件 `xc7z020_datasheet.pdf` 以便查阅更多细节。
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