高速IO常用HSTL/LVDS/SSTL接口电平的简单对比

HSTL（High Speed Transceiver Logic）是单端 I/O 接口之一，HSTL的标准为EIA/JESD8-6，单端和差分输入缓冲器规范以及上拉输出缓冲器都包含在这个标准中。它一般工作在 200MHz以上，通常采用CMOS和 BiCMOS器件，可以极大地提高系统的总体性能，适用于多存储器组地址总线的驱动。HSTL标准的I/O结构是差分输入，其中一个输入在芯片内部被连接到由用户提供的参考电压上，所接收的最小差分输入摆幅为0.65~0.85V，输出驱动 LVTTL，输出额定范围为0~1.5V。 HSTL 需要4个工作电压： HSTL芯片功率供电电压Vdd；芯片输出缓冲器供电电压Vddq；接收器的参考电压Vref；接收电路上拉电阻的端接电压Vtt。根据输出驱动要求，输出规范分为 4 类，下图是Ⅰ类HSTL对称并联端接电路。HSTL IC不要求同时具备 4 类（Ⅰ类~Ⅳ类）输出驱动器，但必须至少支持其中的一类。为了允许任何 HSTL IC 能够接收任何HSTL输出驱动器，每个HSTL IC必须给出所有 4 类输入参考电平 Vref。

LVDS（Low Voltage Differential Signaling，低电压差分信令）又称 RS-644总线接口，是20世纪90年代推出的一种传输和接口技术，它是PCB板级或子系统间高速数据传输的一种高可靠、低功耗、低噪声、低成本的解决方案。LVDS技术规范有两个标准：一个是 1995 年 11 月由 TIA/EIA（电信工业协会/电子工业协会）公布的 ANSI/TIA/EIA-644 标准；一个是1996年3月发布的 IEEE 1596.3 标准。理论上一个无损传输线上最高的传输速率可达到 1.923Gbps，标准推荐的数据传输速率是655Mbps。 LVDS采用的是电流模逻辑，内部有一个恒流源，驱动差分对的电流，下图是 LVDS 传输的简化图。当输出高电平时，有两个N 管导通，在接收器前的匹配电阻上产生正向压降；当输出低电平时，两个P管导通，在接收器前的匹配电阻上产生反向压降。LVDS具有高数据率、低功耗、低电压供电兼容、产生的噪声低、噪声抑制高、传输信号可靠、易于集成到系统级 IC 等优点，它的传输数据率从 100Mbps到2Gbps以上。作为一项性价比很高的技术，已经成为一种应用最广的差分信令标准。    

SSTL（Stub-Series Terminated Logic）信令标准是专为高速存储器应用开发而制定的。特别针对的是单双数据率的SDRAM，支持的工作频率为333MHz或以上。 由于采用DIMM布线，主存应用中主板总线的分支线很长，SSTL就是为主存优化设计的。SSTL的主要优点是能够驱动多个分支线匹配负载，提供更小的信号电压摆幅、更快的边沿率、与新存储器产品良好的兼容性和更低的 EMI/RFI。SSTL路的主要不同在于接收器，它需要一个参考电压信号 Vref，它的接收器内置差分共源放大器，差分放大器的一个输入连接到输入信号，另一个输入连接到参考电压上。参考电压由所有存储器件和存储器控制器共享。这种接收器有很好的共模噪声抑制，并提供更好的增益、更高的带宽和更小的门限偏置。布线时必须非常谨慎，多数信号线必须保持相同的长度，参考电压线和匹配电压线必须尽量保持干净。SSTL规定了开关特点和特殊的端接方案，其目的是提高高速存储总线上的信号完整性，主流存储器 DDR、DDR2、DDR3的内存颗粒产品均采用了SSTL的电平标准。DDR采用的是SSTL-2标准，SSTL-2是2.5V，DDR2中采用的是SSTL-18标准，SSTL-18是1.8V， 在DDR3颗粒中，采用了SSTL-15电平标准，是1.5V， 解决了I/O 接口速度不断提高和功耗不断降低的挑战，在DDR3内存颗粒中，信号开关的最大速度可达1066MHz。SSTL-15典型的电路互连如图所示。