10-PCIE4.0 PCB物理设计SI考虑

芯片控制器最高可实现PCIe4.0（16GT/s）×4lane的数据传输，因为PCIe接口传输速率高，对高速信号在芯片控制器PCB整板的传输质量要求高，所以需要通过仿真指导芯片控制器PCB整板PCIe4.0布局布线设计，保证信号完整性。

PCB所选的R-5670G/R-5775G是基于高性能极低损耗类别材料的树脂板材，有如下优点：具有非常低的介电常数和损耗因子，优异的耐湿性和耐化学性，良好的抗CAF（Conductive Anodic Filament）能力，强大的热稳定性等。

PCB关键设计规则如下：PCB板外层差分线最小线宽为4.2mil，最小线距为8.8mil，内层差分线最小线宽为4.3mil，最小线距为8.8mil，差分线阻抗要求为100±10Ω；单端信号线的最小线宽为5.0mil，最小线距为12.0mil，单端阻抗要求为50±5Ω。