请阅读【芯片设计 RTL 数字逻辑设计扫盲 】 文章目录 带同步复位的D触发器 Verilog 代码 testbench 代码 编译及仿真 问题小结 带同步复位的D触发器 同步复位 :复位只能发生在在clk信号的上升沿,若clk信号出现问题,则无法进行复位。 Verilog 代码 // timescale ins/1ns module flopr ( input rstn