【芯片设计- RTL 数字逻辑设计入门 15 -- 函数实现数据大小端转换】

主公讲 ARM

已于 2024-04-06 11:07:10 修改

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分类专栏： # 芯片设计 RTL 数字逻辑设计扫盲文章标签： fpga开发 FPGA 大小端转换 fpga function

于 2024-02-08 16:45:24 首次发布

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- 函数实现数据大小端转换

函数实现数据大小端转换

在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。

请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。
程序的接口信号图如下：
在这里插入图片描述
使用Verilog HDL实现以上功能并编写testbench验证。

输入描述：

clk：系统时钟
rst_n：异步复位信号，低电平有效
a,b：4bit位宽的无符号数

输出描述：

c,d：4bit位宽的无符号数

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【芯片设计- RTL 数字逻辑设计入门 15 -- 函数实现数据大小端转换】

在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。在函数的定义中必须有一条赋值语句给函数中与函数名同名、位宽相同的内部寄存器赋值。函数定义不能包含有任何的时间控制语句，即任何用#、@、wait来标识的语句。使用Verilog HDL实现以上功能并编写testbench验证。函数中只有组合逻辑，所以函数是可以综合的。函数不能调用“task”。
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