AXI4总线中BVALID与BREADY中的关系

最新推荐文章于 2025-02-28 12:44:20 发布

super_yunwu

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分类专栏： FPGA 文章标签： AXI4 ZYNQ FPGA

本文链接：https://blog.csdn.net/super_yunwu/article/details/82222525

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本文介绍了AXI4总线突发式写时序中BVALID和BREADY信号的理解误区，以及如何修正Verilog代码以确保与官方例程保持一致，以实现更通用的信号处理方式。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

AXI4总线突发式写时序图：
这里写图片描述
根据资料提供的时序图误认为BVALID信号在WLAST拉高后会立刻拉高一个时钟周期，BREADY信号应该在AWVALID与AWREADY同时拉高后立即拉高，与BVALID信号同时拉低，所以用Verilog描述为(axi_bready即为BVALID信号)：
always @(posedge M_AXI_ACLK)
if(M_AXI_ARESETN == 0)
axi_bready <= 1’b0;
else if(M_AXI_BVALID==1’b1&&axi_bready==1’b1)
axi_bready <= 1’b0;
else if(axi_awvalid==1’b1&&M_AXI_AWREADY==1’b1)
axi_bready <= 1’b1;
但是通过ila抓取信号发现BVALID信号并不是在WLAST拉高后就立刻也拉高，所以上述写法并不适用所有情况。后根据官方提供的例程，修改为：
always @(posedge M_AXI_ACLK)
begin
if (M_AXI_ARESETN == 0)
begin
axi_bready <= 1’b0;
end
// accept/acknowledge bresp with axi_bready by the master
// when M_AXI_BVALID is asserted