Verilog HDL高级数字设计 从零学习(四)

本章主要总结一下刚结束的第五章的内容,但由于第五章包含了亚稳态的知识,暂时还没有很懂,所以这部分内容会单独在后面在写一篇。

用循环算法的数字机模型

Verilog中的循环有四种,forrepeatwhileforever。用法都和C类似。

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  • Forever 和 disable对时钟发生器的使用

Disable可以提前终止一个已命名的过程块,结果是将动作流转移到disable后的语句

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  • always和forever尽管都是循环,但结构不一样。

    1. Always定义的是一个并发行为,而forever循环是仅用在一个行为内部的计算动作流,没有必要和其他动作流并行。
    1. Forever可以嵌套,但是always等行为没有嵌套。
    1. Forever循环仅在时序动作流中执行,而always行为在仿真一开始就被激活了
  • 下面是一个用for循环来完成顺序状态机的例子

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利用循环来完成一个有顺序执行的状态机也是不错的选择。如图完成了一个四个时钟周期进行采样累加,利用@的边沿触发,disable完成一个隐式状态机,简单就实现了功能。

函数和任务

任务可调用它自己,所有的调用均可共享存储任务变量的存储器。(不支持递归循环)
对于任务(task)来说,所有自变量传递的都是一个值,而不是该值的指针。(所以任务无法改变其值,类似一个副本)

Real,realtime,time都是不可被综合的,但是在tb里是可以用的。

  • Real:双精度形式存储,典型值为64位值,可以用十进制和指数表示。(不能把real类型变量连接到模块的端口,也不能连接到原语端口)。
  • Realtime:以实数形式存储。
  • Time:支持有关时间的计算,无符号64位变量。

函数不可能包含时序控制操作(#,@或wait),也不可能执行一个任务,但可以调用其他函数。
一个函数的定义隐含地定义一个与函数本身有同样名称,同样范围和同样类型定义的内部寄存器变量,这个变量必须在函数体内赋值。

  • 总体来说函数等同于组合逻辑,任务比函数更通用,可以包含时序控制操作(可以包含事件控制操作符,但不能包含延迟控制操作符

ASMD图

时序机分为控制器数据通路,控制器可用ASM图来描述,其输出控制着数据通路的执行操作以及与周围环境的交互
ASMD图和FSM图的区别在于,ASMD图将控制器和数据通路建立起更清晰的联系。

计数器、移位寄存器和寄存器组的行为级模型

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  • 这样的计数器结构,使计数器更像一个数据通路单元,而不是FSM,将状态机减少到一个,变成一个单周期数据通路单元。整个计数器受控于外部控制器

桶形移位器,通过对数据通道输入和输出的缩放来避免溢出问题。可以指定数据如何移动,控制输入,移动方向,移位类型(逻辑,循环,算术)和移动位数

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  • 通常寄存器组是由DFF实现,因为它们比通用存储器占用的面积要大很多,所以不能用于大存储量的情形,一般的应用是将寄存器组和ALU串联起来,寄存器组的输出形成数据通路,ALU的输出存储在指定位置的寄存器组内。
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