Verilog基础知识7（FIFO深度计算）

需求说明：Verilog设计

内容       ：第一部分 FIFO深度讨论

                  第二部分 FIFO深度计算

来自       ：时间的诗

第一部分 FIFO深度讨论

原文：http://comm.chinaaet.com/adi/blogdetail/37555.html

其实很惭愧，在这之前用FIFO都是直接用IP，因为应用场景很简单，因此FIFO深度的选择也比较随意，并没想很多。今天在网上看到一个异步FIFO深度计算的题目，发现对于这块并不熟悉，因此注意了下，下面写写自己的一些理解吧。提前说明下，因为我实际中并没有碰到需要去计算FIFO深度的场景，因此可能有些理解是错误的，希望各位大侠能批评指正。

首先，一定要理解清楚FIFO的应用场景，这个会直接关系到FIFO深度的计算，如果是面试官抛出的问题，那么有不清楚的地方，就应该进行询问。如果是笔试或者工程中需要计算FIFO深度的话，那么就需要自己考虑清楚。

其次，异步FIFO，读写时钟不同频，那么FIFO主要用于数据缓存，我们选择的FIFO深度应该能够保证在最极端的情况下，仍然不会溢出。因此考虑的前提一般都是写时钟频率大于读时钟频率，但是若写操作是连续的数据流，那么再大的FIFO都无法保证数据不溢出。因此可以认为这种情况下写数据的传输是“突发Burst”的，即写操作并不连续，设计者需要根据满标志控制或者自己来控制写操作的起止。

宏观地，从整个时间域上看，"写数据=读数据"，这个条件必须要满足，如果这个大条件不满足的话，用FIFO是没有效果的。但是在发送方"突发"发送数据的时间T内，是很有可能写数据>读数据的，因此FIFO的深度要能够保证，在这段时间T内，如果接收方未能将发送方发送的数据接收完毕的话，剩下的数据都是可以存储在FIFO内部而且不会溢出的，那么在发送方停止发送数据的"空闲时隙"内，接收方可以从容地接收剩下来的数据。

红字部分就是个人认为在FIFO深度计算中，最重要的部分了。接着来看一个例子，这是我看一个网友写时，是他当时遇到的一道笔试题。

一个8bit宽的AFIFO，输入时钟为100MHz，输出时钟为95MHz，设一个package为4Kbit，且两个package之间的发送间距足够大。问AFIFO的深度。

因为这位网友可能只是简述，因此信息并不完整，我的个人理解是这样的场景，一个异步FIFO，读写频率不同&#