Xilinx AXI4系列IP核的使用

最新推荐文章于 2024-05-14 07:15:33 发布
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分类专栏： FPGA技术开发 文章标签： fpga开发
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Axi interconnect RTL的IP核版本，需要手动配置异步时钟使能，Async ACLK方框勾选，此时CLOCK的跨时钟域才能正常工作。

而对于vivado的block design中，Axi interconnect模块则可以自动识别，无需手动配置。

此外，xilinx还提供了AXI4和AXI4_LITE之间协议转换的IP模块，可以直接调用。

对于AXI4_LITE需要一分多，给到不同模块配置寄存器，可以调用AXI_Crossbar实现。

青城扬沙
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