FPGA基础
文章平均质量分 54
郎爱上羊
这个作者很懒,什么都没留下…
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gvim清除^M
gvim清除^M原创 2024-04-02 14:17:34 · 365 阅读 · 0 评论 -
锁存器、D触发器、寄存器理解
1、锁存器 锁存器对脉冲的电平敏感,也就是电平触发,在有效的电平下,锁存器处于使能状态,输出随着输入发生变化,此时它不锁存信号,就像一个缓冲器一样;在锁存器没有使能时,则数据被锁住,输入信号不起作用,此时输出一直为锁存的状态信息(锁存最后一拍数据)。我们常见的锁存器有SR锁存器、D锁存器、JK锁存器等1.1、锁存器工作原理 其中D为输入信号,当E为高时,输出Q即为输入的D;当E为低时,Q保持E为高时的最后一次状态,也就是锁存过程。1.2、锁存器优缺点...原创 2021-12-09 11:39:53 · 12541 阅读 · 0 评论 -
quartus21.2 & modelsim 联合仿真
quartus21.2版本能够比较好的支持modelsim仿真,modelsim不在需要事先添加仿真库。在quartus21.2版本进行简单设置即可使用。1、RTL代码完成后,代码综合。2、Tools -> Generate simulator setup script for IP3、选择仿真文件存放路径,点击OK我存放路径为:D:\fpga_work\saturability_engine\testbench。在该文件路径下自动生成common/libraries/mento.原创 2021-12-03 10:55:24 · 1581 阅读 · 0 评论 -
HDR之HLG
原创 2021-11-23 10:52:39 · 396 阅读 · 0 评论 -
FIFO深度计算
一、异步FIFO1. 假设两个异步时钟clk_a和clk_b,clk_a=148.5M,clk_b=140M。如图所示,clk_a时钟域中连续1920个16bit的数据通过data_valid标记,有效数据之后,紧接着720个无效数据时钟周期。请问,该数据通过异步fifo同步到clk_b时钟域,异步fifo的最小深度是多少?请写出计算过程。...转载 2021-11-23 09:20:01 · 486 阅读 · 1 评论 -
FPGA基础知识记录
一、高速接口8B/10B的作用? 在数字通信中编码和加扰的作用是不同的。编码通常有信源编码和信道编码,8b/10b是信道编码,信道编码的作用是通过增加冗余(此外冗余为2b)以提高数据传输的可靠性。加扰的作用可以从物理实现方面说明.在发送信号中加入扰码,目的是避免出现连0或1,便于接收机从接收信号中提取定时时钟。二、两个触发器做建立保持时间分析模型中,涉及到那些参数?Tclk2q:第一个寄存器时钟CLK到Q端的延时(个人理解类似于Tco)Tcomb:组合路径和布线延迟。Ts...原创 2021-11-15 15:36:43 · 2292 阅读 · 0 评论 -
D触发器中PRN、CLRN区别以及复位电平选择
D触发器中PRN、CLRN区别在Quartus II当中查看RTL视图会有PRN和CLRN(CLR)两个引脚的区别PRN是异步置位,可以将输出Q置为输入D(输出Q立马变成输入D)CLRN(CLR)是异步复位,将输出Q置地。原创 2021-01-12 14:00:12 · 16238 阅读 · 0 评论 -
modelsim SE测试代码覆盖率
1. 选择需要的测试覆盖率项2. 编译需要的 xxx.v文件3. simulate4. 接下来操作跟modelsim波形仿真一致。看到代码覆盖率占比原创 2021-06-25 18:53:02 · 1195 阅读 · 0 评论 -
Altera timing analyzer理解
1. 新建工程 -> 逻辑分析仪xxx.stp从工程当中移除原创 2021-06-16 15:26:05 · 315 阅读 · 1 评论 -
FPGA输入约束分析
参考:https://blog.csdn.net/u012176730/article/details/54426491?utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromMachineLearnPai2%7Edefault-1.control&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogC原创 2021-06-15 15:43:01 · 335 阅读 · 0 评论 -
RTL与LUT的关系理解
quartus EDA工具综合布局布线后,点击“Chip Planner”,Chip Planner打开后可以看到在版图模型中有一个块蓝色区域的颜色变深,说明有该区域的资源被占用,我们知道这是一个逻辑阵列块LAB,我们将该区域放大放大后可以看到蓝色变深的区域中有16个小块,这16个小块就是LE,其中只有一个LE的颜色变是蓝色的,说明该处的资源被使用了,双击蓝色的LE即可观察其内部的结构双击打开LE后内部的结构如下图所示,其中蓝色显示的是真实使用到的结构,灰色的是未使用到的结...原创 2021-06-03 13:57:33 · 393 阅读 · 0 评论 -
Altera 逻辑锁定
完成RTL之后,编译器综合,布局布线。查看chip planner。查看模块在芯片的实际位置该原创 2021-06-03 11:35:29 · 452 阅读 · 0 评论 -
altera Quartus DDR2 IPcore例化
转载:https://www.cnblogs.com/xianyufpga/p/13074382.html转载 2021-06-01 11:02:18 · 246 阅读 · 0 评论 -
recovery时序优化一例
特权大佬原文链接:https://www.eefocus.com/ilove314/blog/11-09/231460_cdf8b.htmlrecovery时序优化一例recovery时序优化一例TimeQuest中的recovery/removal检查是对工程中的各种异步控制信号(包括异步复位信号、异步使能信号等)的时序进行分析。recovery时间是指在有效时钟沿到来之前异步控制信号必须保持稳定的一段时间,和数据的建立时间概念是相似的;removal时间是指在有效时钟沿到来之后异步控...转载 2021-04-22 15:36:06 · 587 阅读 · 0 评论 -
彻底理解Intel FPGA时序约束---最后总结(三)
转载大佬文章:https://blog.csdn.net/ciscomonkey/article/details/88877296引言本篇文章用于总结之前学习的time quest,并且我已经能够利用公式,计算出slack了,并能够根据setup slack来更改优化代码了。时光由隔了1个月,时序分析的路没有终点,本篇文章是对之前两篇的总结,然后time quest就暂告一段落了,以后随着学习IO约束等深入学习再来继续补充。目前的两篇已经能够解决大多数问题了。https://blog.csdn.转载 2021-04-19 10:36:21 · 273 阅读 · 0 评论 -
彻底理解Intel FPGA时序约束---解决方案篇(二)
转载文章:https://blog.csdn.net/ciscomonkey/article/details/88199448转载 2021-04-19 10:34:52 · 863 阅读 · 0 评论 -
彻底理解Intel FPGA时序约束—基础概念(一)
转载大佬文章:https://www.fpga-china.com/11529.html彻底理解Intel FPGA时序约束—基础概念(一)一、引言时隔一年多,因某些原因,本人对文章内容进行再次审核并更改。FPGA的时序约束其实和IC中的时序约束是有异曲同工之妙,何为约束,以我目前认知水平来看,就是IC设计或者FPGA设计中, 你需要告诉EDA工具,需要建模成一个怎样的模型。好比FPGA来说,如同乐高积木,你需要去指定你最终要综合成为一个怎样的电路模型,你的每一块乐高积木(cell单元)应.转载 2021-04-19 10:31:10 · 785 阅读 · 0 评论