本文介绍了在Quartus EDA工具中，通过Chip Planner和Technology Map Viewer分析RTL代码如何映射到LUT资源的过程。通过实例展示了16位输入比较逻辑如何使用4个LUT和1个LUT实现，强调了减少组合逻辑以优化时延的重要性，并提出了计数器分割策略来提高工作频率。
quartus EDA工具综合
布局布线后，点击“Chip Planner”，Chip Planner打开后可以看到在版图模型中有一个块蓝色区域的颜色变深，说明有该区域的资源被占用，我们知道这是一个逻辑阵列块LAB，我们将该区域放大
放大后可以看到蓝色变深的区域中有16个小块，这16个小块就是LE(它们的走线时延的关系如下：同一个LAB中（最快） < 同列或者同行 < 不同行且不同列)，其中只有一个LE的颜色变是蓝色的，说明该处的资源被使用了，双击蓝色的LE即可观察其内部的结构
双击打开LE后内部的结构如下图所示，其中蓝色显示的是真实使用到的结构，灰色的是未使用到的结构，我们可以看到有两个输入和一个输出，与RTL代码的描述是对应的，
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