三段式状态机分析和模板

（1）条件满足时的非阻塞赋值，延时一个1clk有效；

例如上面的，当条件满足：crt_state==shift  &&  bit_cnt==4'd0时候，在下一个clk时刻，shift_data就为in_data的值；

（2）使用状态机实现并串转换（8bit并行数据，取最低位0bit输出）

（3）三段式状态机的模板

A.首先要进行状态定义，第一段为，不断更新现态，每个clk将次态赋值给现态；

B.第二段为组合电路，现态在一定的触发条件下，得到次态；第二段为纯组合电路；

C.第三段，时序电路，次态在一定的条件下，得到输出值；

规律：

每个clk用次态刷新现态；

现态+输入（触发）---得到次态；

次态+条件-----得到输出；