逻辑电平、噪声容限、串行通信

常用高速逻辑电平：
LVDC 低电压差分信号，又称RS644总线接口。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器有驱动差分线对的电流源组成，电流通常在3.5mA。LVDS接收器有很高的输入阻抗，依次驱动器输出的大部分电流都流过100Ω的匹配电阻，并在接收端的输入端产生约350mV电压。当驱动器翻转时，改变流经电阻的电流方向，所以产生有效的逻辑“1”和逻辑“0”状态。

LVDS具有高速、超低功耗、低噪声和低成本的特性。

在应用模式可以分四种：
单向点对点；
双向对点；能通过一条双绞线实现半双工通信，可以由标准的LVDS的驱动器和接收器构成。最好还是采用总线LVDS驱动器（BLVDS），这是为总线两端都接负载设计的。
多分支形式；一个驱动器连接多个接收器。当有相同的数据传给多个负载时，可以运用此形式。
多点结构；多点总线支持多个驱动器，也可以采用BLVDS驱动器。可以提供双向的半双工通信，但是任一时刻，只能有一个驱动器工作。因而发送的优先权和总线的仲裁协议都需要依据不同的应用场合，选用不同的软件协议和硬件方案。

高抗噪性能：噪声仪共模方式在一对差分线上耦合出现，并在接收器中相减，从而可消除噪声。这也是差分传输技术的共同特点。

低噪声：由于两条信号线周围的电磁场相互抵消，故比单线信号传输电磁辐射晓得多。恒流源驱动模式不易产生振铃和切换尖峰信号，进一步降低了噪声。

常用电平标准：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等；还有速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。

TTL：三极管结构。
VCC：5V；VOH>=2.4V；VOL<=0.5V；VIN>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大的空闲，不仅对改善噪声容限起不到作用，而且也会增大系统的功耗，从而影响速度。
为改善噪声容限，降低功耗，提高速度，就有了之后的LVTTL。

LVTTL又分为3.3V、2.5V以及更低电压的LVTTL。
3.3V LVTTL ----VCC：3.3V；VOH>=2.4V；VOL<=0.4V；VIN>=2V；VIL<=0.8V。
2.5V LVTTL ----VCC：2.5V；VOH>=2.0V；VOL<=0.2V；VIN>=1.7V；VIL<=0.7V。
TTL应用注意：TTL电平一般过冲都会比较严重，可以再起始端串22Ω或者33Ω电阻；TTL电平输入脚悬空时，内部认为是高电平。要下拉的话，接1K以下电阻下拉。TTL输出不能驱动CMOS输入。

CMOS：PMOS+NMOS
VCC：5V；VOH>=4.45V；VOL<=0.5V；VIN>=3.5V；VIL<=1.5V。
相对TTL有更大的噪声容限，输入阻抗远大于TTL输出阻抗。对应3.3VLVTTL，出现LVCMOS，可以与3.3的LVTTL直接相互驱动。

3.3V LVCMOS ----VCC：3.3V；VOH>=3.2V；VOL<=0.1V；VIN>=2V；VIL<=0.7V。
2.5V LVCMOS----VCC：2.5V；VOH>=2V；VOL<=0.1V；VIN>=1.7V；VIL<=0.7V。

CMOS应用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值（比如芯片是0.7V），电流足够大的话，可能引起闩锁效应，导致芯片烧坏。

ECL：发射机耦合逻辑电路（差分结构）
Vcc：0V；Vee：-5.2V；Voh=-0.8V；Vol=-1.72V；VIN=-1.24V；VIL=-1.36V。
速度快，驱动能力强，噪声小，容易达到几百M的应用。但是功率大，需要负电源。为简化电源，出现了PECL（ECL结构，改用正电压供电）和LVPECL。

PECL（pseudo/positive ECL）：
VCC=5V；VOH=4.12V；VOL=3.28V；VIN=3.78V；VIL=3.64V。

LVPECL（Low Voltage PECL）：
VCC=3.3V；VOH=2.42V；VOL=1.58V；VIN=2.06V；VIL=1.94V。

ECL、PECL、LVPECL应用注意：不同电平不能直接驱动，中间可用交流耦合、电阻网络或专用芯片进行转换，此三种都是射极输出结构，必须有电阻拉倒一个直流偏置电压。（如多用于时钟的LVPECL，直流匹配是用130Ω电阻上拉，同时用82欧姆电阻下拉；叫流匹配是用82Ω电阻上拉，同时用130欧姆电阻下拉，两种方式工作后直流电平都在1.95V左右。）

前面的电平标准摆幅都比较大，为降低电磁辐射，提高开关速度，提出LVDS标准。
LVDS（low voltage differential signaling）
差分对输入输出，内部有一个恒流源3.5~4mA，在差分线上改变方向来表示0和1。通过外部的100欧姆匹配电阻（并在差分线上靠近接收端）转换为±350mV的差分电平。

LVDS应用注意：可以达到600M以上，PCB要求较高，差分线要求等长，相差最好不超过10mil（0.25mm）。100Ω电阻接收端距离不能超过500mil（125mm=1.25cm），最好控制在300mil（75mm）以内。

CML：内部做好匹配的一种电路，不需要再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。

GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。
VCC=1.2V；VOH>=1.1V；VOL<=0.4V；VIN>=0.85V；VIL<=0.75V。

PGTL/GTL+：
VCC=1.5V；VOH>=1.4V；VOL<=0.46V；VIN>=1.2V；VIL<=0.8V。

HSTL是主要用于QDR存储器的一种电平标准：一般有V¬CCIO=2.5V，输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。
对参考电平要求比较高（1%精度）。
HSTL和SSTL大多数在300M以下。

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注：噪声容限

噪声容限࿱