常见的逻辑电平

最新推荐文章于 2023-09-11 22:34:12 发布

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1、常见电平类型

电路设计中常见的逻辑电平如下：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485、RS422、 LVDS、GTL、PGTL、CML、HSTL、SSTL等。其中部分常见的电平传输速率及传输速率如下图所示。

在常见的逻辑电平中，有差分电平和单端电平，其常见拓扑如下图所示。

其中部分逻辑电平的电压标准如下图所示。

2、常见的三种串口逻辑电平

2.1 RS232

RS-232链路最初用于支持IBM PC上的调制解调器和打印机应用。然而，该标准现在支持各种外设与PC通信。其主要特性如下图所示。

RS-232标准定义为单端标准，用于以较低波特率(<20kbps)提高串行通信距离（15m）。多年以来，该标准几经变化，以支持较快的驱动器，能提供1Mbps（最长1.5m）以上的数据传输速率。RS232的典型连接如下图所示，对外接口常只保留RX/TX/GND。

RS232电平标准规定如下图所示，输出高电平范围为+5V到+15V，低电平输出范围为-5V到-15V之间；接收端容许2V的噪声裕度，接收高电平为+3V到+15V之间，低电平为-3V到-15V之间。需要注意，RS232的低电平-3V到-15V表示逻辑1，高电平+3V到15V表示逻辑0。

典型RS-232信号电缆的分布电容可能超过规定的最大负载(2500pF，决定了数量)，从而降低摆率。多节点接口应用通常采用菊链的连接方法，如下图所示。

在菊链配置中，RS-232信号经过第一个接收器，并环回至发送器。对数据发送线中之后的器件重复该配置。该项技术的主要问题是电缆断裂。如果从机1和从机2之间发生断裂，妨碍所有下行器件发送或接收数据。另一种多节点RS-232技术涉及到预缓冲或RS-232输出升压驱动。

为避免菊链网络相关的问题，Maxim专门设计用于多节点应用。这些独特的器件采用了5kΩ逻辑开关输入电阻。器件未被选中时，其输入电阻保持为高阻态，允许与共用总线上的其它器件继续通信。

2.2 RS422

RS-422为差分标准，允许传输距离长得多。其主要特性如下图所示。

RS-422较高的输入阻抗，与其较高驱动能力相结合，允许连接多达10个节点。RS-422的另一种优势是独立的发送和接收通路，无需方向控制。可以利用软件(XON/OFF握手)或硬件(一组独立的双绞线)实现器件之间的握手，其多节点端接方式及拓扑图如下。

2.3 RS485

RS-485收发器已经成为销售终端、工业及电信应用领域广泛采用的标准，具有节点数量多传输距离远等特点10Mbps 最大数据速率（距离为12m）1219m的最大电缆长度（速100kbps）。其关键特性如下图所示。

RS-485较宽的共模范围也支持较长的线长和较高的每节点输入电阻，允许总线上连接较多的节点，如下图所示。

RS-485 标准建议使用菊花链连接其节点，也称为合用线或总线拓扑。在这种拓扑结构中，所使用的驱动器、接收器和收发器通过短网存根接入主干线。接口总线可被设计用于全双工或半双工传输全双工实现需要两个信号对（四根电线），以及全双工收发器，其具有用于发送器和接收器的单独总线访问线路。全双工模式允许节点在一个对上发送数据，同时在另一个对上接收数据。在半双工模式下，仅使用一对信号，并要求在不同的时间驱动和接收数据。两种实现方式都需要通过方向控制信号（例如驱动器/接收器使能信号）对所有节点进行控制，确保在任何时候总线上只有一个驱动器处于工作状态。多个驱动器同时访问总线会导致总线争用，这在任何时候都必须通过软件控制来加以避免。全双工和半双工的总线结构如下图所示。

符合 RS-485 标准的驱动器可在 54Ω 负载上提供不小于 1.5V 的差分输出，而符合该标准的接收器可检测到低至200mV 的差分输入。即使在电缆和连接器的信号严重衰减的情况下，这两个值仍能为高可靠性的数据传输提供了充足的余量。这种稳健性是 RS-485 非常适合在嘈杂环境中进行长距离联网的主要原因。其规定的最低总线信号电平如下图所示。

差分RS-485传输在双绞线电缆的每一根线上产生相反的电流和磁场，交叉抵消每根线周围的反向磁场，从而将辐射电磁干扰(EMI)降至最小。为了在较长电缆或较高数据率下进行传输，电缆作为传输线，并应利用电缆的特征阻抗进行端接。RS-485连接的这个方面容易引起混淆。对于大多数RS-485收发器，数据资料标出了电缆作为传输线时不端接和简单点对点端接之间的简单选择。为避免信号反射，数据传输线应始终端接，并且存根应尽可能的短。正确的端接需要终端电阻 RT 和传输电缆的特性阻抗 Z0 匹配。 RS-485 标准建议采用 Z0 = 120W 的电缆，因此电缆干线通常与 120W 电阻端接，线缆的末尾处各一个。默认情况下，应该在总线上最后一个收发器处对传输进行端接，标准协议建议端接如下图所示。

2.4对比

RS-422和RS-485收发器往往容易混淆，往往将其中一个当做另一个的全双工版本。然而，其共模范围及接收器输入电阻方面的电气差异使得这些标准适合于不同的应用。由于RS-485满足所有的RS-422规范(表3)，RS-485驱动器可用于RS-422应用。然而，相反则不成立。RS-485驱动器的共模输出为-7V至+12V，而RS-422的共模范围仅为±3V。RS-422驱动器的最小接收器输入电阻为4kΩ，而RS-485驱动器则为12kΩ。与RS-422相比，RS-485连接较高的输入阻抗和较宽的共模范围，支持较长的线长。

3、几种单端电平标准

单端解决方案的主要缺点是它的抗噪声能力差。由于地线作为系统的一部分，将有可能引入瞬态电压或电压电势位的漂移（从附近的高频逻辑或高电流功率电路处引入），从而导致信号衰减。这可能会导致接收器被误触发。像 GTLP 和 VME 所具有的新的高级总线接口逻辑设备，都已阿经经过了优化，不仅克服了这些缺点，同时还提供了实现这些单端设备的简易性。

3.1 TTL（transistor transistor logic）

TTL电平信号规定，+5V等价于逻辑“1”，0V等价于逻辑“0”(采用二进制来表示数据时)。这样的数据通信及电平规定方式，被称做TTL（晶体管-晶体管逻辑电平）信号系统。这是计算机处理器控制的设备内部各部分之间通信的标准技术。主要有标准TTL、高速型TTL（H-TTL）、低功耗型TTL（L-TTL）、肖特基型TTL（S-TTL）、低功耗肖特基型TTL（LS-TTL）五个系列

标准输出高电平（VOH)：2.4V；标准输出低电平(VOL)：0.4V（0.5V），通常输出高电平：3.5V(3.6V)；通常输出低电平：0.2V；最小输入高电平(VIH)：2.0V；最大输入低电平(VIL) ：0.8V。

因为TTL电平的2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了，也就是LVTTL。常见的有3.3V LVTTL、2.5V LVTTL、1.8V LVTTL等，电平门限如下。

3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。

2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。

TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。

3.2CMOS电平

CMOS电平逻辑电平（Complementary Metal Oxide Semiconductor PMOS+NMOS）电压接近于电源电压，0 逻辑电平接近于 0V。而且具有很宽的噪声容限。

相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。电平门限如下图所示。

3.3V LVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。

2.5V LVCMOS：Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。

CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，latch up，导致芯片的烧毁。

与TTL电路比较

TTL电路是电流控制器件，而CMOS电路是电压控制器件。
TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。
CMOS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。
CMOS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。

4、几种差分逻辑电平

4.1Low-Voltage Differential Signaling

LVDS因其低功耗、低误码率、低串扰和低辐射等优点，已经被广泛应用于串行高速数据传输与时钟。如下图LVDS典型的信号摆幅为350mv，它比CML、VML、LVPECL都低，速率也更低，因此功耗也更低；常见的共模电压为1.2V，最高传输速率为3.123Gbps，对于更高传输速率的应用场合就需要用CML或者LVPECL了（都能到10Gbps以上）。

输出级结构

LVDS的输出类似于VML输出的设计，可以利用反馈回来的电压调节共模电压。由下图可以看出，连接到NMOS漏极的电流源，用于控制输出电流，输出电流通常为3.5mA，接收端端接电阻为100Ω，以此摆幅为350mv。

输入级结构

LVDS的输入差分电路由NMOS晶体管组成，input+和input-之间需要100Ω的端接电阻，输入端有约1.2V的共模电压。片上如果没有集成端接电阻，则需要在PCB上靠近引脚位置增加。

直流耦合

下图为LVDS直流耦合中最常用的端接方式，片上未集成则在外部增加100Ω电阻。还可以将100Ω电阻拆分成两个50Ω电阻，并在中点增加10nF的电容连接到GND，以防止差分线内的不平衡噪声和长度不匹配问题（正常没必要）。

交流耦合

下图为常见的交流耦合端接方式，上下拉常规设计中不需要。

AC耦合被广泛的应用，因为它可以解决一些适配性问题。

4.2CML （ Current-Mode Logic）

CML(即Current Mode Logic,也就是电流模式逻辑) 高速点对点的逻辑电平，最高速率能到10Gbps以上。电路主要靠电流驱动，也是所有高速数据接口形式中最简单的一种，它的输入与输出的匹配集成在芯片内部，基本不需要外部端接，从而使单板硬件设计更简单、更简洁。

输出级结构

如下图为CML输出典型结构图，由OD差分对和NMOS控制的电流源组成。因为NMOS只能驱动下降沿（上升沿NMOS关断了），所以CML的差分输出P/N需要通过上拉电阻拉到VDD。图中下面的电压控制电流源用于控制驱动负载，摆幅通过负载电阻和外部参考电阻来优化。

输入级结构

下图为典型的CML输入结构图，使用了两个NMOS型晶体管，输入端Input+ and Input–需要上拉电阻上拉到接收器的共模电压。CML电平要求共模电压在1.5V分为内，芯片内部时不包含偏置，需要在PCB上靠近引脚设计。输入差分对接到NMOS的漏极，可以堪称锁存器。

直流耦合

由CML的输出级结构来看，驱动器必须由上拉电阻上拉到VDD（基本都集成到了芯片中，无需外加），另外PCB设计时需控制阻抗，避免信号反射。

交流耦合

由CML的输出级结构来看，驱动器必须由上拉电阻上拉到VDD（基本都集成到了芯片中，无需外加），设计时只需要加耦合电容（高速信号建议0.01-01uF）和控制阻抗就行。

4.3LVPECL(Low-Voltage Positive-Emitter-Coupled Logic)

LVPECL和PECL都是ECL（发射极耦合逻辑）的延申，ECL通常由GND和-5.2V供电，因其需要负电源轨与其他电平不相容，所以又发展了PECL（Positive-Emitter-Coupled Logic）。

发射极耦合是指电路内的差动放大器以发射极相连接，使差动放大器的输入阻抗高、电压增益大电路的输出部分为射极跟随器，以便恢复逻辑电平，降低输出阻抗，因而整个电路扇出容量大，驱动后续电路的能力强。

输出级结构

如下图为发送端内部典型结构图，LVPECL的典型输出为一对差分信号，他们的射极通过一个电流源接地。这一对差分信号驱动一对射极跟随器，为Output+与Output-提供电流驱动。50欧姆电阻一头接输出，一端接VCC-2V。在射级输出级电平为VCC-1.3V（线上共模电压）。这样50欧姆的电阻两端电势差为0.7V，电流为14mA。PECL 结构的输入阻抗高、输出阻抗很低（典型值为 4~5 Ω），因此它有很强的驱动能力。