基于xilinx vivado的XDMA IP的使用详解

已于 2022-02-16 10:34:22 修改
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分类专栏： FPGA 文章标签： XDMA PCIE VIVADO IP fpga/cpld IP例程
于 2020-10-30 10:43:26 首次发布
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本文链接：https://blog.csdn.net/u014586651/article/details/109380377
版权
本文详细介绍了如何使用Xilinx的XDMA IP进行PCIe DMA配置，包括速率与接口选择、PCIE ID设置、BAR映射和中断设置等，强调了多通道配置及中断时序，并提供了设计实例。
摘要由CSDN通过智能技术生成

XDMA ip使用目录

1 概述

本文是关于XDMA ip的使用详解，主要从ip的设置与使用两方面介绍。

2 参考文档

《pg195-pcie-dma》

《04_Kintex FPGA 修炼秘籍PCIE高级篇XDMA WIN64 版本(B) MK7325FA》

3 XDMA简述

Xilinx 提供的DMA Subsystem for PCIExpress IP是一个高性能，可配置的适用于PCIE2.0， PCIE3.0 的SG 模式 DMA，提供用户可选择的 AXI4 接口或者 AXI4-Stream接口。一般情况下配置成 AXI4 接口可以加入到系统总线互联，适用于大数据量异步传输，通常情况都会使用到 DDR， AXI4-Stream 接口适用于低延迟数据流传输。

XDMA 是SGDMA，并非Block DMA， SG 模式下，主机会把要传输的数据组成链表的形式，然后将链表首地址通过BAR 传送给XDMA， XDMA 会根据链表结构首地址依次完成链表所指定的传输任务。

在这里插入图片描述

图 1 DMA/Bridge Subsystem for PCI Express Overview

4 XDMA的IP配置

4.1 IP设置第1页速率与接口选择

在这里插入图片描述

图 2 IP设置第1页

第1页主要设置以下选项：

  1. Mode：配置模式，选择 Advanced 高级配置；

  2.    Lane Width： MK7325FA支持X8；

  3.    Max Link Speed：选择5.0GT/s 即PCIE2.0；

  4.    Reference Clock ： 100MHZ，参考时钟 100M；

  5. DMA Interface Option：接口选择 AXI4 接口；

  6.    AXI Data Width：
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风中月隐
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