【FPGA】状态机实验

已于 2022-05-22 16:34:10 修改
阅读量1.4k 收藏 11
点赞数 2
分类专栏： FPGA 文章标签： 嵌入式 fpga开发
于 2022-05-12 08:31:24 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/wanerXR/article/details/124723438
版权

状态机实验


任务需求

1、根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。
（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程；
（2）描述状态跳转时间；
（3）编码实现。
2. 画出可以检测10010串的状态图, 并用verilog编程实现之。

一、任务一

1.画出状态跳转图

因为该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态
在这里插入图片描述
这里借鉴原子哥文档里面的插图

2.定义参数

状态跳转图画完之后，接下来通过parameter来定义各个不同状态的参数，如下代码所示：

parameter S0 = 7'b0000001; //独热码定义方式 
parameter S1 = 7'b0000010; 
parameter S2 = 7'b0000100; 
parameter S3 = 7'b0001000; 
parameter S4 = 7'b0010000; 
parameter S5 = 7'b0100000; 
parameter S6 = 7'b1000000;

这里是使用独热码的方式来定义状态机，每个状态只有一位为1，当然也可以直接定义成
十进制的0，1，2……7。
因为我们定义成独热码的方式，每一个状态的位宽为7位，接下来还需要定义两个7位的寄
存器，一个用来表示当前状态，另一个用来表示下一个状态，如下所示：

reg [6:0] curr_st ; //当前状态 
reg [6:0] next_st ; //下一个状态

3.编写代码

我们使用三个always语句来开始编写状态机的代码
第一个always采用同步时序描述状态转移；
第二个always采用组合逻辑判断状态转移条件；
第三个always是描述状态输出
首先回顾一下原子哥以7分频为例写的状态机例子代码：

1 module divider7_fsm (
//系统时钟与复位 
3 input sys_clk , 
4 input sys_rst_n , 
5 
6 //输出时钟 
7 output reg clk_divide_7 
8 ); 
9 
10 //parameter define 
11 parameter S0 = 7'b0000001; //独热码定义方式 
12 parameter S1 = 7'b0000010; 
13 parameter S2 = 7'b0000100; 
14 parameter S3 = 7'b0001000; 
15 parameter S4 = 7'b0010000; 
16 parameter S5 = 7'b0100000; 
17 parameter S6 = 7'b1000000; 
18 
19 //reg define 
20 reg [6:0] curr_st ; //当前状态 
21 reg [6:0] next_st ; //下一个状态 
22 
23 //***************************************************** 
24 //** main code 
25 //***************************************************** 
26 
27 //状态机的第一段采用同步时序描述状态转移 
28 always @(posedge sys_clk or negedge sys_rst_n) begin 
29 if (!sys_rst_n) 
30 curr_st <= S0; 
31 else 
32 curr_st <= next_st; 
33 end 
34 
35 //状态机的第二段采用组合逻辑判断状态转移条件 
36 always @(*) begin 
37 case (curr_st) 
38 S0: next_st = S1; 
39 S1: next_st = S2; 
40 S2: next_st = S3; 
41 S3: next_st = S4; 
42 S4: next_st = S5; 
43 S5: next_st = S6; 
44 S6: next_st = S0; 
45 default: next_st = S0; 
46 endcase 
47 end 
48 
49 //状态机的第三段描述状态输出（这里采用时序电路输出） 
50 always @(posedge sys_clk or negedge sys_rst_n) begin 
51 if (!sys_rst_n) 
52 clk_divide_7 <= 1'b0; 
53 else if ((curr_st == S0) | (curr_st == S1) | (curr_st == S2) | (curr_st == S3)) 
54 clk_divide_7 <= 1'b0; 
55 else if ((curr_st == S4) | (curr_st == S5) | (curr_st == S6)) 
56 clk_divide_7 <= 1'b1; 
57 else 
58 ; 
59 end 
60 
61 endmodule

在这基础上只需稍加修改，题目要求在90秒内完成该过程，我们还需要添加一个计时器，假设每个状态15秒
修改之后代码如下所示：

module state_test (
    input sys_clk,  //系统时钟
    input sys_rst_n,  //复位信号
    output reg clk_divide_7   //输出时钟
);
  //独热码定义方式 
 parameter s1 = 6'b000001; 
 parameter s2 = 6'b000010; 
 parameter s3 = 6'b000100; 
 parameter s4 = 6'b001000; 
 parameter s5 = 6'b010000; 
 parameter s6 = 6'b100000; 

 //reg define 
 reg [5:0] curr_st ; //当前状态 
 reg [5:0] next_st ; //下一个状态 
 reg [29:0] cnt ; //计时器，记满15S清零
 parameter [29:0] MAX_CNT = 750_000_000; //15s  50_000_000✖15

 //计数器
 always @(posedge sys_clk or negedge sys_rst_n) begin
     if (!sys_rst_n) begin
         cnt<=1'b0;
     end
     else if(cnt == MAX_CNT-1)
         cnt<=1'b0;
     else
         cnt<=1'b0;
 end

 //状态机的第一段采用同步时序描述状态转移 
 always @(posedge sys_clk or negedge sys_rst_n) begin 
 if (!sys_rst_n) 
 curr_st <= s1; 
 else 
 curr_st <= next_st; 
 end 

 //状态机的第二段采用组合逻辑判断状态转移条件 
 always @(*) begin 
 case (curr_st) 
     s1:begin
         if(cnt==MAX_CNT-1)
             next_st=s2;
     end
     s2:begin
         if(cnt==MAX_CNT-1)
             next_st=s3;
     end
     s3:begin
         if(cnt==MAX_CNT-1)
             next_st=s4;
     end
     s4:begin
         if(cnt==MAX_CNT-1)
             next_st=s5;
     end
     s5:begin
         if(cnt==MAX_CNT-1)
             next_st=s6;
     end
     s6:begin
         if(cnt==MAX_CNT-1)
             next_st=s1;
     end
 default: next_st= s1; 
 endcase 
 end 
 
 //状态机的第三段描述状态输出（这里采用时序电路输出） 
 always @(posedge sys_clk or negedge sys_rst_n) begin 
 if (!sys_rst_n) 
 clk_divide_7 <= 1'b0; 
 else if ((curr_st == s1) | (curr_st == s2) | (curr_st == s3)) 
 clk_divide_7 <= 1'b0; 
 else if ((curr_st == s4) | (curr_st == s5) | (curr_st == s6)) 
 clk_divide_7 <= 1'b1; 
 else 
 ; 
 end 
 

    
endmodule

二、任务二

1.画出状态跳转图

题目要求程序以检测10010串，相当于校验密码
我们设置了6个状态：
①S0:初始状态，等待输入信号，检测到输入1进入S1
②S1:状态1，检测到输入0进入S2，输入1回到S0
③S2:状态10，检测到输入0进入S3，输入1回到S0
④S3:状态100，检测到输入1进入S4，输入0回到S0
⑤S4:状态1001，检测到输入0进入S5，输入1回到S0
⑥S5:状态10010，检测到字串10010，led灯亮
在这里插入图片描述

2.原理图

在这里插入图片描述

3.编写代码

按键消抖模块：

module key_debounce( 
input sys_clk, //外部50M时钟 
input sys_rst_n, //外部复位信号，低有效 

input key, //外部按键输入 

output reg key_flag, //按键数据有效信号 
output reg key_value //按键消抖后的数据 
); 
 
//reg define 
reg [31:0] delay_cnt; //延时计数 
reg key_reg; 

parameter MAX_CNT = 32'd1_000_000;

//***************************************************** 
//** main code 
//***************************************************** 
always @(posedge sys_clk or negedge sys_rst_n) begin 
if (!sys_rst_n) begin 
 key_reg <= 1'b1; 
delay_cnt <= 32'd0; 
end 
else begin 
key_reg <= key; 
if(key_reg != key)  //一旦检测到按键状态发生变化(有按键被按下或释放) 
delay_cnt <= MAX_CNT;  //给延时计数器重新装载初始值（计数时间为20ms） 
else if(key_reg == key) begin  //在按键状态稳定时，计数器递减，开始20ms倒计时 
if(delay_cnt > 32'd0) 
delay_cnt <= delay_cnt - 1'b1; 
else 
delay_cnt <= delay_cnt; 
end 
end 
end 

always @(posedge sys_clk or negedge sys_rst_n) begin 
if (!sys_rst_n) begin 
key_flag <= 1'b0; 
key_value <= 4'b1; 
end 
else begin 
if(delay_cnt == 32'd1) begin //当计数器递减到1时，说明按键稳定状态维持了20ms 
key_flag <= 1'b1; //此时消抖过程结束，给出一个时钟周期的标志信号 
key_value <= key; //并寄存此时按键的值 
end 
else begin 
key_flag <= 1'b0; 
key_value <= key_value; 
end 
end 
end 

endmodule

验证密码：

module state_test2 (
    input sys_clk,  //系统时钟
    input sys_rst_n,  //复位信号
    input [1:0] key_value,  //消抖之后的按键信号
    output reg[3:0] led  
);
  //独热码定义方式 
 parameter s0 = 6'b000001; 
 parameter s1 = 6'b000010; 
 parameter s2 = 6'b000100; 
 parameter s3 = 6'b001000; 
 parameter s4 = 6'b010000; 
 parameter s5 = 6'b100000; 

 //reg define 
 reg [5:0] curr_st ; //当前状态 
 reg [5:0] next_st ; //下一个状态 

 //状态机的第一段采用同步时序描述状态转移 
 always @(posedge sys_clk or negedge sys_rst_n) begin 
 if (!sys_rst_n)begin
     curr_st <= s0; 
 end 
 else 
 curr_st <= next_st; 
 end 

  
 always @(posedge sys_clk or negedge sys_rst_n) begin 
     if(!sys_rst_n) begin
         next_st<=s0;
     end
     else begin
         case (curr_st) 
             s0:begin
                 if(key_value[1])begin
                     next_st<=s1;
                 end
                 else if(key_value[0])begin
                     next_st<=s0;
                 end
                 else begin
                 end 
             end
             s1:begin
                 if(key_value[0])begin
                     
                     next_st<=s2;
                 end
                 else if(key_value[1])begin
                     next_st<=s0;
                 end
                 else begin
                 end 
             end
             s2:begin
                 if(key_value[0])begin
                     
                     next_st<=s3;
                 end
                 else if(key_value[1])begin
                     next_st<=s0;
                 end
                 else begin
                 end 
             end
             s3:begin
                 if(key_value[1])begin
                     
                     next_st<=s4;
                 end
                 else if(key_value[0])begin
                     next_st<=s0;
                 end
                 else begin
                 end 
             end
             s4:begin
                 if(key_value[0])begin   
                     next_st<=s5;
                 end
                 else if(key_value[1])begin
                     next_st<=s0;
                 end
                 else begin
                 end 
             end
             s5:begin
                    next_st<=s0;  
             end
         default: next_st<= s0; 
         endcase 
     end
 end 
 
 //状态机的第三段描述状态输出（这里采用时序电路输出） 
 always @(posedge sys_clk or negedge sys_rst_n) begin 
     if (!sys_rst_n) 
         led<=4'b0000;
     else if (curr_st==s5) 
         led<=4'b1111;
     else 
         led<=led;
 end 
 

    
endmodule

顶层文件：

module top_module (
    input sys_clk,
    input sys_rst_n,
    input [1:0] key,
    output  [3:0] led
);
wire [1:0] key_value;
wire [1:0] key_flag;
//例化按键消抖模块 key1
key_debounce key_debounce1(
    .sys_clk   (sys_clk),
    .sys_rst_n (sys_rst_n),
    .key       (key[0]),
    .key_value (key_value[0]),
    .key_flag  (key_flag[0])
);
//例化按键消抖模块 key2
key_debounce key_debounce2(
    .sys_clk   (sys_clk),
    .sys_rst_n (sys_rst_n),
    .key       (key[1]),
    .key_value (key_value[1]),
    .key_flag  (key_flag[1])
);
//例化状态机模块
state_test2 u_state_test2(
    .sys_clk   (sys_clk),
    .sys_rst_n (sys_rst_n),
    .key_value ({key_flag[1]&~key_value[1],key_flag[0]&~key_value[0]}),
    .led       (led)
);
endmodule

4.仿真

代码：

`timescale 1ns/1ps
module state_test2_tb();
    reg         sys_clk;
    reg         sys_rst_n;
    reg  [1:0]  key;
    wire [3:0]  led;
    defparam u_top_module.key_debounce1.MAX_CNT=5;
    defparam u_top_module.key_debounce2.MAX_CNT=5;
    top_module u_top_module(
    .sys_clk       (sys_clk)         ,
    .sys_rst_n     (sys_rst_n)       ,
    .key           (key)             ,
    .led           (led)    
    );
    
    always #10 sys_clk = ~sys_clk;
    
    initial begin
        sys_clk   = 1'b1;
        sys_rst_n = 1'b1;
        key       = 2'b11;
        #200;
        sys_rst_n = 1'b0; //复位
        #200;
        sys_rst_n = 1'b1;
        //按键抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b01; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b01; //按下按键1
        #200 key = 2'b01; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b01; //模拟抖动
        #20 key  = 2'b11; //松开按键1
        
        #200 key = 2'b11; //模拟抖动
        #20 key  = 2'b10; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b10; //按下按键0
        #200 key = 2'b10; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b10; //模拟抖动
        #20 key  = 2'b11; //松开按键0
        
        #200 key = 2'b11; //模拟抖动
        #20 key  = 2'b10; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b10; //按下按键0
        #200 key = 2'b10; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b10; //模拟抖动
        #20 key  = 2'b11; //松开按键0
        
        #200 key = 2'b11; //模拟抖动
        #20 key  = 2'b01; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b01; //按下按键1
        #200 key = 2'b01; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b01; //模拟抖动
        #20 key  = 2'b11; //松开按键1
        
        #200 key = 2'b11; //模拟抖动
        #20 key  = 2'b10; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b10; //按下按键0
        #200 key = 2'b10; //模拟抖动
        #20 key  = 2'b11; //模拟抖动
        #20 key  = 2'b10; //模拟抖动
        #170 key = 2'b11; //松开按键0
        $stop;
    end
    
    
    
    
endmodule

在这里插入图片描述

5.上板验证

ww丶121
关注
  • 2
    点赞
  • 踩
  • 11
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
FPGA实验三：状态机的设计
m0_64198455的博客
07-04 2957
（1）掌握序列发生和检测的工作原理；（2）掌握时序电路中状态机的应用；（3）掌握用Verilog语言实现复杂时序电路的设计过程。设计序列发生和检测器：（1）先实现串行序列发生器的设计，产生序列0111010011011010；再设计检测器，若检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试，选择实验电路验证功能；
状态机实验报告1
08-03
1. 状态框 2. 决策框 3. 条件输出框
FPGA学习笔记（一）：三段式状态机
Thousands_of的博客
08-05 1689
1.状态机简介 状态机可根据控制信号完成预定的状态转换，由组合逻辑电路和寄存器组成，可由状态转换表或状态转换图描述。 输出只和当前状态有关而与输入无关成为More型状态机，输出和当前状态、输入都有关称为Mealy型状态机。 2.功能需求 本例采用CPLD： MAX V 5M240ZT100C5，目的是通过两个按键key1和key2控制一组引脚的输出状态，该组引脚作为控制信号控制一组继电器，分断一组高压电流。key1按下时系统关闭，引脚输出全为0；key2按下时系统开启，引脚输出全为1。 3.分析
分享一种绘制FPGA状态转移图的工具
jk_101的博客
02-20 3955
分享一种绘制FPGA状态转移图的工具：一款用于绘制状态机转换图和流程图的web在线绘图工具 绘制状态转移图非常方便！！！！！！
状态机专题学习（4）——AXI状态转移图
最新发布
danxutj的博客
07-15 540
状态转移图
基于Verilog HDL的状态机描述方法
timerring的博客
02-10 3536
状态图的建立过程 状态图描述方法 单个always块描述状态机的方法（尽量避免） 两个always块描述状态机的方法（推荐写法） 使用三个always块分别描述 三种描述方法比较 状态图的建立过程 设计一个序列检测器电路。功能是检测出串行输入数据Sin中的4位二进制序列0101（自左至右输入），当检测到该序列时，输出Out=1；没有检测到该序列时，输出Out=0。（注意考虑序列重叠的可能性，如010101，相当于出现两个0101序列）。 解：首先，确定采用米利型状态机设计该电路。因为该电路在连续收到信号0
时序逻辑电路的状态转移图
热门推荐
m0_72073960的博客
11-23 1万+
时序逻辑电路的状态转移图
学习笔记——状态机
quanqueen的博客
02-28 2735
一、定义 状态机是有限状态自动机的简称，是现实事物运行规则抽象而成的一种数学模型 将电路的全部工作方式，分成几个场景，这些场景的工作方式明显不同，然后将这些场景通过数学模型表示出来 二、分类 1、摩尔Moore状态机 输出只和状态有关而与输入无关 状态表 2、米莉Mealy状态机 输出不仅和状态有关而且和输入有关系 状态表 三、简单举例 人有三个状态健康， 感冒，康复中。 触发的条件有淋雨(t1)，吃药(t2)，打针(t3)，休息(t4)。 所以状态机就是 健康-> (t4) ->健康; 健
1001序列检测器
m0_54240221的博客
04-04 8199
multisim仿真文件：1001序列检测器（mealy机）-单片机文档类资源-CSDN下载 modelsim仿真文件：1001序列检测器modelsim仿真和测试文件-单片机文档类资源-CSDN下载 实验报告：1001序列检测器实验报告-单片机文档类资源-CSDN下载 电 子 科 技 大 学 课程设计名称： 1001序列检测器 设计要求 设计一个两位十进制数的BCD码检测器，待检测的两位十进制数来自每组某位同学的学号最后2位数。当检测到待测序列后，输出为高电平，否则输出为0。要.........
状态机实验
mxh3600的博客
08-03 269
状态机实验
西科大FPGA实验3状态机代码和管脚绑定
04-13
后续实验代码持续更新中。。。。
基于FPGA的交通灯实验报告.docx
05-24
基于FPGA的交通灯的设计实验，采用VHDL编写程序，并在QUARTUS II工具平台仿真，下载到实验箱进行验证。本次设计较复杂，如果不采用状态机的方式实现起来会非常繁琐，所以在功能中采用状态机的方式实现。
FPGA状态机控制步进电机的调试
05-16
FPGA Verilog语言状态机控制步进电机的调试！
使用状态机完成序列检测器
04-03
使用状态机，对输入序列进行序列检测，当输入序列正确时，输出为1，其它情况输出为0。prj_quartus是quartus文件，prj_modelsim是modelsim仿真文件，src是程序源码包含testbench
状态机综合实验1
08-08
软件法去抖其实很简单，按键初始状态为低电平，当 FPGA 获得键值为 1 的信息后，不是立即认定按键已被按下，而是延时 5ms 或更长一些时间后再次检测按键，如
verilog编写代码用状态机测试功能
qq_46359931的博客
05-04 1893
目录一、测试内容二、实验一过程2.1 新建工程2.2 代码部分三、实验二过程 一、测试内容 1、根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。 （1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程； （2）描述状态跳转时间； （3）编码实现。 2.、画出可以检测10010串的状态图, 并用verilog编程实现之。 二、实验一过程 2.1 新建工程 首先准备文件目录
FPGA状态机简单测试
m0_49297422的博客
05-04 2507
目录一、任务二、设计状态机1.新建项目①打开quartus新建项目②新建文件夹并选择③填写项目名称后next④一路next到下面，选择开发板后next⑤配置仿真工具后finish2.利用Verilog HDL语言设计模块①新建Verilog HDL文本文件②计时模块time_count.v③状态机模块fsm.v④顶层文件top_fsm.v⑤编译三、检测10010串1.画检测10010串的状态图2.新建项目（如上一个）①按键消抖模块key_debounce.v②10010状态模块fsm_10010.v③顶层文
如何自动生成设计文件的状态机跳转图（仿真工具使用技巧）【Modesim/Questasim】
weixin_43698385的博客
05-20 1948
如何在Questasim中使用fsm viewer自动生成设计文件的状态机跳转图
状态转换图知识点
ljx558472的博客
03-03 9059
状态转换图 表示一个对象（或是模型元素）的生存历史，显示触发状态转移的事件，和因为状态改变导致的动作。 状态 初始状态： 唯一一个：实心圆圈 终态：多个：实心圆外再加上一个圆圈 中间状态：圆角矩形 包括：名字 状态变量 活动 活动： 活动名字/动作表达式 三种：入口活动、 出口活动 内部执行活动 状态：组合状态包含嵌套的子状态 状态转移： 事件说明...
vivado状态机实验
05-20
下面是一个简单的状态机实验，帮助你了解Vivado中状态机的使用方法。 实验目标： 设计一个状态机，使得当按下按键时，LED灯闪烁。当松开按键时，LED灯停止闪烁。 实验步骤： 1. 创建一个Vivado工程，并添加一个...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值