vivado生成mig_Vivado 2015.1 MIG生成DDR4控制器例化问题求助！（急）

最新推荐文章于 2024-08-16 15:24:08 发布
最新推荐文章于 2024-08-16 15:24:08 发布
阅读量2.3k 收藏 1
点赞数
文章标签： vivado生成mig
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_30649293/article/details/112031781
版权
解决Vivado 2015.1版本MIG生成DDR4控制器时遇到的例化问题，涉及bmm和elf文件的正确关联。参考example_top.tcl脚本，通过添加特定Tcl命令来修复设计中内存IP的elf和bmm文件关联错误。
摘要由CSDN通过智能技术生成

回复 1# 固执的寻觅

那是因为DDR中RAM需要的bmm elf文件没有吃进去，你可以参考example_top implement之后的impl_1目录下的脚本example_top.tcl.例如：

add_files -quiet /vivado_prj/ddr3_0_example.srcs/sources_1/ip/ddr3_0/ddr3_0.dcp

set_property netlist_only true [get_files /vivado_prj/ddr3_0_example.srcs/sources_1/ip/ddr3_0/ddr3_0.dcp]

add_files -quiet / vivado_prj/ddr3_0_example.runs/ila_ddrx_synth_1/ila_ddrx.dcp

add_files / vivado_prj/ ddr3_0_example.srcs/sources_1/ip/ddr3_0/sw/microblaze_mcs_ddr.bmm

set_property SCOPED_TO_REF ddr3_0 [get_files -all / vivado_prj/ ddr3_0_example.srcs/sources_1/ip/ddr3_0/sw/microblaze_mcs_ddr.bmm]

set_property SCOPED_TO_CELLS inst/u_ddr3_mem_intfc/u_ddr_cal_riu/mcs0[get_files -all / vivado_prj/ ddr3_0_example.srcs/sources_1/ip/ddr3_0/sw/microblaze_mcs_ddr.bmm]

add_files / vivado_prj/ ddr3_0_example.srcs/sources_1/ip/ddr3_0/sw/calibration_0/Debug/calibration_ddr.elf

set_prop

最低0.47元/天 解锁文章
郑培凯
关注
Xilinx_Vivado_SDK_Web_2019.1_0524_1430_Win64.exe
06-28
下载请注意操作系统！ Vivado HLx 2019.1：WebPACK 和版本 —Windows 自解压 Web 安装程序 (EXE - 64.62 MB)
ddr4测试-2
timewh的专栏
06-24 2927
vivado ddr ip使用记录
Vivado 2018.3 sdk烧写bin文件
xiaochao | 专注于数据采集/智能硬件验证与开发
04-07 1846
在建立FSBL工程后，合并生成Bin文件，在烧写时，在main.c中增加下述代码。选择好生成的BIN文件和FSBL工程elf文件。
VIVADO MIG IP核调用及各信号意思
最新发布
thh2659528799的博客
08-16 410
MIGip核配置
Vivado例化多组DDR4 MIG核
jingjiankai5228的博客
12-27 2935
xilinx mig的DDR4控制器相对以前的DDR3已经不同了，不能再一个MIG核里同时例化多个控制器，如果需要多组控制，需要例化多次，如果是官方的开发板，可以直接选用板级信息作为实际的物理引脚 这样的话，就无需手动添加物理约束，直接用IP核自带的约束就OK。 例如我这里用了两组DDR4： 注意名字（IP是分别生成的）是不一样的 ...
VIVADO报错：[opt31-67]之MIG ip核综合失败
Akajokers的博客
11-16 3627
mig ip核报错
VIVADO 无法找到观测核 WARNING: [Xicom 50-38] xicom: No CseXsdb register file specified for CseXsdb slave ty
热门推荐
jingjiankai5228的博客
05-04 1万+
出现上面的问题一般是由于观测核的时钟没有导致的，具体错误如下图，但是经过确定时钟是有的，没办法只能一点一点的把代码注释发现，小程序又是可以观测到ila观测核的，也就是说基本排除硬件问题 通过一点点的定位发现，造成上面的问题是由于： 本工程我是在其他型号的器件直接升级到其他器件类型，内部有ila核的观测时钟，是自动加上的，但是我实际工程已经没有用到sys_clk，造成一直显示无法观测的问 解决方式：可以直接更改实际用的net名称，或者直接注释掉对应的XDC约束，该问题耽误了一个下午，记录下 ...
Xilinx_Vivado_SDK_Web_2019.1_0524_1430_Lin64.bin
06-28
下载请注意操作系统！ Vivado HLx 2019.1：WebPACK 和版本 — Linux 自解压 Web 安装程序 (BIN - 115.05 MB)
Xilinx_Vivado_SDK_2015.4_1118_2_Win64
10-30
Xilinx_Vivado_SDK_2015.4_1118_2_Win64 赛灵思 vivado 201504的下载程序，亲测可用
Xilinx_Vivado_SDK_Web_2017.4_1216_1_Win64.exe
02-24
Xilinx_Vivado_SDK_Web_2017.4_1216_1_Win64.exe
Xilinx_Vivado_SDK_2019.1下载链接.txt
03-04
该版本中支持以下生产器件： 航天级 Kintex UltraScale：- XQRKU060 XA Kintex-7：- XA7K160T Virtex UltraScale+ HBM (-3)：- XCVU31P、XCVU33P、XCVU35P、XCVU37P
使用方法论报告第 5 部分：DDR4 IP 校准后硬件故障，指示存在时序问题，但时序报告中无任何违例
weixin_45825101的博客
12-13 944
本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准后数据错误。此问题显示为与时序有关，但时序报告中并未显示任何违例。最初并未使用方法论报告(Methodology report) 来确定问题根源，本篇博客将为您演示如何使用此报告来帮助加速调试，甚至完全避免硬件故障。 最后确定此问题根本原因是校准完成时出现争用状况。出现争用状况的原因是由于某个多周期约束所覆盖的时序例外。由此导致在时序分析报告中并未标记此问题。 这是使用方法论报告系列博文的第 5 部分。如需阅读整个系列中的所.
FPGA综合常见报错
m0_47137431的博客
06-12 1664
1、FPGA工程综合时DDR3 mig核PHY only报critical warning：[Memdata 28-204] The BRAM instance */inst/u_ddr3_mem_intfc/u_ddr_cal_riu/mcs0/lmb_bram_I/RAM_Inst/Using_B36_S2.The BRAMs[12].RAMB36_I1 could not be found in the netlist.Please verify the instance name in th .b
Vivado中DDR4的使用
weixin_42614350的博客
06-28 1万+
最近在使用 Xilinx 的 VU9P 板卡做一些基于FPGA的神经网络加速部署，其中就用到了 DDR 进行数据的存储。 板卡具体型号如下图所示 : 资源分布量如下图所示 : 注意 如果板卡型号属于 7系列 Xilinx 板卡型号，那么其 DDR 类型为 DDR3 资源。 如果板卡型号属于 Ultra 系列，那么 DDR 的类型就属于 DDR4 资源。 由于我所使用的板卡为 Ultra 系列，故使用的为 DDR4 类型。 DDR4-MIG核配置 ...
SAP XI Questions And Answers
java交流平台
03-11 2286
[b][color=red][size=large]转自：http://wiki.sdn.sap.com/wiki/display/XI/SAP+XI+Questions+And+Answers[/size][/color][/b] 1) Briefly explain about Net weaver? Ans: SAP Net Weaver provides an open inte...
KU FPGA DDR4 SDRAM仿真/板卡测试
青春易逝，愿不负昭华，期待梦与远方
12-03 1万+
本文仅对DDR4 SDRAM IP的example design工程进行了仿真。后续仿真，参考下面的流程，可以搭建自己的仿真平台。 仿真平台一般由下面几个模块构成：仿真平台TB_TOP、被测模块FPGA_TOP、仿真模型sim_model。 1、vivado工程文件夹结构 1.1、新建vivado时的文件夹结构 1.2、新建USR_DESIGN文件夹 在工程文件夹根目录下，新建usr_design文件夹，用于存放该自己设计的该工程的.v文件。并将该文件夹里的文件添加的vivado工程.
Xilinx MicroBlaze软核驱动DDR4
neufeifatonju的博客
09-07 1611
Microblaze历程
vivado下载错误 core_34 is an invalid handle
郑强的博客
11-01 2176
问题原因：应该是debug的问题。工程在以前有了部分debug，然后更新了部分的源代码（主要是更改了一些debug的路劲），然后再更新debug核；就算这样处理了但是这样还是会有问题的。 解决办法：需要将XDC里面关于debug的部分删除，然后全部在重新添加。问题解决！ ...
VIVADO中MIG应用仿真（一）
qq_41759559的博客
03-11 1251
VIVADO中官方仿真历程在实际开发过程中调用
xilinx_vivado_sdk_web_2019.1
08-26
xilinx_vivado_sdk_web_2019.1是赛灵思（Xilinx）公司开发的一个软件开发套件。它是基于Vivado设计套件的一部分，旨在为用户提供一套完整的开发工具，用于设计、验证和验证嵌入式系统。 xilinx_vivado_sdk_web_2019.1支持多种编程语言，如C、C++和SystemC，以及嵌入式处理器如ARM和MicroBlaze。它还提供了一些专门的工具和库，用于硬件和软件协同开发。 这个套件包括Vivado设计工具和Xilinx SDK两个主要组件。Vivado设计工具用于高级综合、逻辑合成和布线，帮助用户设计和优化他们的硬件系统。而Xilinx SDK则提供了一个完整的集成开发环境，包括编译器、调试器和软件库，用于嵌入式软件开发。 xilinx_vivado_sdk_web_2019.1具备多种强大功能。首先，它支持用户使用高级综合工具将C/C++代码转换为硬件电路。其次，它提供了一组开发板支持包，使用户能够在实际硬件平台上快速开发和验证他们的系统。此外，它还提供了丰富的调试和性能分析工具，用于优化系统性能和调试代码。 总之，xilinx_vivado_sdk_web_2019.1是一款功能强大的软件开发套件，它提供了丰富的工具和库，支持硬件和软件协同开发，帮助用户设计、验证和验证嵌入式系统。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值