verilog赋多位值_verilog语句两个always块对同一个变量赋值问题！【恢复】

我如果把两个always块合在一起，

always @(posedge clk,posedge enable...)

begin

 if(clk) star<=1;

 if(enable) star<=0;

end

编译是能够通过但是警告好多，说star在不同的分支下保存了先前的值。

这样搞还是不保险。

我之前搞信号量来的警告没有，但是太不方便啦

这个是我做transmiter的代码

module UTAR(Tx,empty,had_accept,rst,brand,clean_empty,send_me_data,data);

output Tx,empty,had_accept;

reg had_accept,empty,Tx;

input rst,clean_empty,send_me_data;

input brand;

input[7:0] data;

reg[9:0] transmit_data;

reg star_transmit;                     //开始传送信号

integer i;

reg  star_transmit_hand,empty_hand;                                  //always之间的握手信号

always @(posedge send_me_data or negedge rst)       //对锁存器的握手信号处理

begin

        if(!rst) begin

                 had_accept<=0;star_transmit<=0;