verilog 如何处理需要在两个always 中赋值的变量(ZT)

最新推荐文章于 2024-01-04 10:27:02 发布
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分类专栏： FPGA 
在一个以上的always块中对同一个变量赋值容易产生竞争冒险，且不能综合。 但是如果一个变量的值必须与两个always事件相关联，且两个事件不可能放在一个always块中（如同一时钟上升沿与下降沿，或者是两个不同时钟进行触发的），那么应该用什么方法来处理这个变量呢？
 

 
 

一旦遇到这个问题。verilog中的解决方法是两个变一个。一个always块只对一个变量赋值。最后将其用组合逻辑将其变为一个信号。  举例：
 

 always @ (posedge clk or negedge rst)
 

 if (!rst) 
 

cnt1 <= #1 3'd0; 
 

else if (cnt1==4) 
 

cnt1 <= #1 3'd0;
 

 else  cnt1 <= #1 cnt1+1;                                                          
 

 //--注意这是两个不同时钟沿触发的always 模块   --zhengjw 2012.7.16 
 


 

always @ (negedge clk or negedge rst)
 

 if (!rst) 
 

cnt2 <= #1 4'd0;
 

 else if (cnt2==5) 
 

cnt2 <= #1 4'd0;
 

 else  
 

cnt2 <= #1 cnt2 +1; 
 


 

always @ (cnt1 or cnt2 )              //--组合逻辑 
 

if (cnt1==2) 
 

ckout =  1'b1;
 

else if (cnt2==4) 
 

ckout =  1'b0;
 

else 
 

ckout = 1'b1;         // logic part to combine the two cnt to one output  
 


 

 你看到了。前两个是定义了两个不同沿触发的时序电路就是计数器。最后一个组合逻辑来将两个做成一个使能信号。  这个做法可以做出不同沿触发的时序使能信号。但是这么做出的一个信号强烈建议不作为高质量时钟输出。由于编写程序风格。所以做为时钟可能延迟以及抖动都不能作为高质量时钟的设计。

                

        

        

    

  


    

      

        

            

              
                
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                专栏目录
          









                



	

		

			

				
					
reg型变量怎么赋值_两个always块同时对一个reg类型变量赋值的问题

				
			

			

				

					weixin_29726381的博客
				

				

					01-17
					
					2706
					
				

			

		

		

			
				
两个always块同时对一个reg类型变量赋值的问题[复制链接]两个always块同时对一个reg类型变量赋值的问题问题描述：pps信号为秒脉冲信号(GPS授时模块中的同步秒脉冲)，每个一秒钟给fpga发送一个信号，稳定精度为20ns左右，而且占空比可调(与该问题无关)。一个rom 由m4k块产生，大小为8bit位宽，64words，即地址总线位宽为6位宽，事先存放好编辑好的数据。rom中的数为0...

			
		

	



                

              
                



	

		

			

				
					
verilog赋多位值_verilog语句两个always块对同一个变量赋值问题！【恢复】

				
			

			

				

					weixin_33834241的博客
				

				

					01-14
					
					5374
					
				

			

		

		

			
				
我如果把两个always块合在一起，always@(posedgeclk,posedgeenable...)beginif(clk)star<=1;if(enable)star<=0;end编译是能够通过但是警告好多，说star在不同的分支下保存了先前的值。这样搞还是不保险。我之前搞信号量来的警告没有，但是太不方便啦这个是我做transmiter的代码moduleUTA...

			
		

	



                


  
              

                


	

		

			

				
					
Verilog语言注意事项——always

				
			

			

				

					m0_61570528的博客
				

				

					09-06
					
					2891
					
				

			

		

		

			
				
本文转载在网上，后面有原文地址



1. 信号的产生及always块使用注意事项

 1.1不要在不同的always块内为同一个变量赋值。即某个信号出现在<=或=左边时，只能在一个always块内。（详细解释见 Verilog HDL与数字电路设计 P38）

所以注意，在产生一个信号时，所有产生该信号的条件都应放在一个always块内考虑。

 1.2 不要在同一个always块内同时使用阻塞赋值（=）和非阻塞赋值（<=）。

 1.3 使用alway...

			
		

	





	

		

			

				
					
Verilog中always块中对一个变量两次赋值的问题

				
			

			

				

					来了就别走啦
				

				

					01-30
					
					7856
					
				

			

		

		

			
				
Verilog 中always块组合逻辑中“非阻塞赋值”语句执行顺序
按照所学，always块中使用非阻塞赋值，在块结束时一起赋值，是一种“并行” 的执行顺序，但是如果always块中存在case、if…else等，在其内部和外部同时对同一reg进行赋值操作，那么会发生什么呢
============================================================================
可以看出，不同的顺序，结果是由最后一次赋值决定的，其他测试也一样，只要有两次对同

			
		

	



		

			
		



	

		

			

				
					
14.11-对同一变量进行多次赋值

				
			

			

				

					qq_21952195的博客
				

				

					01-04
					
					747
					
				

			

		

		

			
				
不能再多个always块中对同一个变量多次赋值，避免竞争冒险。

			
		

	





	

		

			

				
					
Verilog中always@（）语句双边沿触发（语法与综合的差异）

				
			

			

				

					CLL_caicai的博客
				

				

					02-21
					
					9913
					
				

			

		

		

			
				
满足Verilog语法的设计并不一定能够综合，因为Verilog本质上描述的是硬件，因此应该转变思维，只有立足于实际电路而不是语法，设计的功能才能够综合并落地；硬件描述语言：Verilog本质上是硬件描述，设计的本质仍是硬件设计。因此必须始终记住您正在使用寄存器传输语言（RTL）来合成推断硬件，心中有电路。Verilog HDL几乎可以做任何事情，但是满足语法要求的描述不一定能够综合。 因为进行综...

			
		

	





	

		

			

				
					
verilog理论刷题篇1 Alwaysblock1 2

				
			

			

				

					SK_NONO_CSDN的博客
				

				

					04-10
					
					567
					
				

			

		

		

			
				
连续赋值assign 与wire类型对应

always @(*)与 reg类型对应


// synthesis verilog_input_version verilog_2001
module top_module(
    input a, 
    input b,
    output wire out_assign,
    output reg out_alwaysblock
);
assign out_assign = a & b;
always @(*) out_alw...

			
		

	





	

		

			

				
					
verilog中 两个always语句块并非纯并行执行

				
			

			

				

					qq_40271831的博客
				

				

					06-08
					
					7126
					
				

			

		

		

			
				
always @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
      data_out_vld = 0;
    end
    else
      data_out_vld = rdreq;
    end

always @(posedge clk_out or negedge rst_n)begin
    if(rst_n==1...

			
		

	





	

		

			

				
					
Verilog中always块并行测试

				
			

			

				

					qq_38847810的博客
				

				

					03-29
					
					6502
					
				

			

		

		

			
				
Verilog中always块并行测试
  FPGA的特色是并行执行的，尤其是在多个always块，并行执行时，要考虑一下变量值的变化。本文使用两个always块，第一个在clk上升沿到来时，更新a的值；第二个always块在clk上升沿到来时，将a的值赋给q，到底q的值是a更新前的值还是 更新后的值，需要进行仿真验证。
  下面是使用QuartusII编写的源文件和测试文件。
module Fs...

			
		

	





	

		

			

				
					
verilog always的用法

				
			

			

				

					whm128的博客
				

				

					07-09
					
					6066
					
				

			

		

		

			
				
always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个仿真结束。因此，always语句块常用于对数字电路中一组反复执行的活动进行建模。always和 always@(*) 的区别有@时，是每次执行语句时，必须满足括号内的条件才能继续执行语句，否则不执行。always@(敏感事件列表) 用于描述时序逻辑；敏感事件（上升沿 posedge、下降沿 negedge）；或电平。Always@（a）

			
		

	





	

		

			

				
					
阻塞赋值与非阻塞赋值使用的原则

				
			

			

				

					qq_38169589的博客
				

				

					09-04
					
					3803
					
				

			

		

		

			
				
1.当模型触发器(Fip-fop) 时，使用非阻塞赋值。 
2.当模型锁存器(Latch)时，使用非阻塞赋值。 
3. 当模型组合逻辑(使用always块)时，使用阻塞赋值。 
4.当在同个always块中，如果既模型时序逻辑，又模型组合逻辑，那么使用非阻塞赋值。 
5. 不要在同一个always块中既使用阻塞赋值，又使用非阻塞赋值。 
6.不要在两个或多个always块中对同一个变量赋值。 
7...

			
		

	





	

		

			

				
					
能vivado仿真却不能DC综合的错误

				
			

			

				

					weixin_42311069的博客
				

				

					08-25
					
					2092
					
				

			

		

		

			
				
写verilog时很随意，只要vivado能仿真通过就不管了，结果到了DC综合，出现了两种error改了好久，，，

			
		

	





	

		

			

				
					
解决VIvado编程中遇到的bug I

				
			

			

				

					qq_34895681的博客
				

				

					02-17
					
					1万+
					
				

			

		

		

			
				
*解决：**在去掉get_ports {led4_tri_io[0]} 中的  {} 后，  bit就能顺利生成了。vivado中同时调用XADC核和DDR3核时，会报错 上述错误，这个问题很常见，reg变量被在不同的always模块同时赋值。：将DDR3核中xadc部分设置为disable。

			
		

	





	

		

			

				
					
Verilog相关

				
			

			

				

					hahalueluelue的博客
				

				

					05-15
					
					467
					
				

			

		

		

			
				
verilog相关

			
		

	





	

		

			

				
					
[转载](转帖)如何使用integer型別? (IC Design) (Verilog)

				
			

			

				

					aimeng6047的博客
				

				

					10-29
					
					691
					
				

			

		

		

			
				
Abstract
在C/C++或任何程式語言，integer是最常用的型別之一，但在Verilog大部分用的都是wire和reg，很少用到integer，該如何正確地使用integer呢?

Introduction
首先，integer和reg與wire最大的差別是，integer本身是個32位元的有號數，含正負。

實務上，若在RTL中，integer建議只出現於for ...

			
		

	





	

		

			

				
					
【Verilog基础】阻塞赋值与非阻塞赋值

				
			

			

				

					努力，加油每一天鸭~
				

				

					11-29
					
					713
					
				

			

		

		

			
				
【Verilog基础】阻塞赋值与非阻塞赋值

			
		

	





	

		

			

				
					
verilog入门经验（一） always块使用

					
热门推荐

				
			

			

				

					phenixyf的专栏
				

				

					06-04
					
					4万+
					
				

			

		

		

			
				
1. 信号的产生及always块使用注意事项
    1.1 不要在不同的always块内为同一个变量赋值。即某个信号出现在
          所以注意，在产生一个信号时，所有产生该信号的条件都应放在一个always块内考虑。
    1.2 不要在同一个always块内同时使用阻塞赋值（=）和非阻塞赋值（
    1.3 使用always块描述组合逻辑时使用阻塞赋值（=），在使用alw

			
		

	





	

		

			

				
					
Verilog HDL 使用规范（一）

				
			

			

				

					weixin_30567225的博客
				

				

					08-29
					
					172
					
				

			

		

		

			
				
本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。

wire and register

一个reg变量只能在一个always语句中赋值；


这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。
曾经写过一篇博客，专门说过：Modelsim下进行功能仿真没问题，可是在ISE综合报错...

			
		

	





	

		

			

				
					
在不同的always中对同一个变量赋值

					
最新发布

				
			

			

				

					09-21
				

			

		

		

			
				
在Verilog或其他硬件描述语言(HDL)中，如SystemVerilog，"always"语句通常用于连续不断地处理模拟时间的行为。如果要在不同的"always"块中对同一个系统级信号（如reg类型）赋值，你需要确保这些赋值操作不会相互干扰，因为它们可能会在同一时刻执行。

例如：

```verilog
module my_module (
    input wire clk,
    output reg my_variable
);

// 第一个always块，基于时钟clk更新my_variable
always @(posedge clk) begin
    if (some_condition)     // 条件检查
        my_variable = new_value1;
end

// 第二个always块，也可能是另一个条件触发的更新
always @(posedge clk) begin
    if (another_condition)   // 另一个条件
        my_variable = new_value2;
end

// 确保两个always块不会同时更改my_variable
// 如果需要同步更新，可以考虑添加额外的控制信号或使用敏感列表(sensitivity list)限制赋值时机

endmodule
```

在这个例子中，`my_variable`会在每个时钟上升沿分别根据不同的条件被赋值。为了避免冲突，你应该确保只有一个always块在给定的时间内被执行，或者采用其他同步机制来协调赋值操作。

			
		

	



              




          




        



    





    



      

      

        
      

      





	

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