第一个带隙基准

上一篇简单介绍了一下带隙基准的原理，这一篇咋们直接来设计一个，先抄一个很常见的结构，如图1

图1 带隙基准电路

先讲讲为什么取这个电路吧，还是之前的原则，要简单，一定要简单，这个结构就是最简单的，没有运放，也没有子模块，所有的管子和器件都在这个图上了，一共就十个器件，很多还是相同的，应该是足够简单了。

图2 基准电路模型

对照第七话的简单模型如图2理解一下电路，这里假设图1中的I1=I2，并且nm1和mn2的尺寸相同的话就可以得到VA=VA',于是I2=(VA-VB)/R1，通过pmos电流镜拷贝到I3，于是VREF=R2*(VA-VB)/R1+VC，控制电阻的比值，就可以得到一个基准电压。

最后来讲讲这个电路的存在的问题，这里一开始的假设I1=I2就有问题，mp1和mp2组成的电流镜的VDS是不同的，考虑沟道调制效应的话显然这里会有误差，这个误差最终就会体现在输出上，之后设计上也可以看到这一点。

开始设计电路，还是得需要指标，这里简单起见还是尽量减少指标，我就提两个，第一是每个支路的电流是10uA，第二是这个输出电压是带隙基准（实际上也有温度系数的指标，但这个基本由工艺和架构决定，这里争取做到和图2模型给出的结果一样好）。

继续按照之前的方法设计管子的尺寸，假设过驱动电压为0.2V。先计算mn1和mn2，0.5*400*(W/L)n*0.2*0.2=10，计算得到（W/L)n=1.25/1。再计算mp1/mp2/mp3，0.5*65*（W/L)p*0.2*0.2=10，计算得到(W/L)p=7.8/1。计算电阻R1，上一篇看到过VA-VB在常温下为54mV，要求I2=10uA，求得R1=5.4k。计算电阻R2，上一篇求得过增益系数为10.25，于是求得R2=R1*10.25=55.35k，设计完之后如图3。

图3 参数设计总结

搭建完电路后扫描温度系数，得到VREF点的电压温度系数如图4

图4 初版VREF温度系数

从图4的结果可以看到这个基准基本上算是设计失败了（电压随温度变化过大），来分析一下原因，之前提到过的pmos的电流镜的VDS不相等（这里是Vbn大于Vbp）的问题，导致VA=VA’的假设存在问题，那么为了消除这个系统误差，我们的可以提高Vbn同时降低Vbn，使pmos电流镜漏端电压尽量相等。为实现这个目标，需要降低nmos和pmos的过驱动电压。这里从0.2V降低到0.1V，这里不用重新计算，简单的数学关系是这样的，过驱动电压减小一半，宽长比扩大到原先的四倍。同时为了减小沟道调制效应的影响，我们增大pmos和nmos的L到2um，DC扫描温度，得到VREF的温度曲线如图5。

图5 改进后的VREF温度曲线

从图5看，温度系数仍然没有得到很好的改善，这就说明增大宽长对VA=VA’这个条件的改善仍然非常有限，需要其他办法。

首先是有一种，观察发现图5温度曲线是正温度，说明正温度的系数太大了，可以手动调节R2，多次仿真之后就可以凑出一个值。

当然，这样硬凑就有点spice monkey了，那就这样，VA=VA’不是实现不了了嘛，没事，那就不相等吧。我们直接计算VA’-VB的温度系数（通过之前的仿真），得到该正温度系数为192uV/deg，然后测量VC点的温度系数，为-1.7mV/deg。因此求得正温度系数的增益应该为8.85，于是得到R2=47.79K。

不管通过哪种方法最后扫描VREF的温度曲线如图6

图6 优化后的VREF曲线

图六的温度系数基本已经非常接近模型给的设计值了，再看下每个支路的偏置电流，也是在10uA左右。

这个电路就设计到这里了，我用的是某个.18的工艺，管子的尺寸全部标在了图7上，有兴趣的话可以按照图上的尺寸去搭一下电路，看看我这里写的有什么问题，以及有什么可以继续改进的地方。

图7 xx.18带隙基准电路详细尺寸