【Verilog入门】2.定义理解

1：定义1/0：波形的百分之八十及其以上/波形的百分之二十及其以下。

2：Transition：信号爬升时间，同一个信号从0到1或者从1到0的时间。

3：delay：信号传输延迟，一个cell的输入变化到输出变化的时间。

4：tpdr：上升沿传输延时。

5：tpdf：下降沿传输延时。

6：tpd：（tpdr+tpdf）/2。

7：tr：0.2VDD上升到0.8VDD。

8：tf：0.8VDD下降到0.2VDD。

9：影响组合逻辑的单位延时的因素：输入管脚的transition time、输出管脚的电容大小。

10：组合逻辑和时序逻辑的区别：

组合逻辑跟当前的状态有关系，输出取决于当前时刻的输入。组合电路一般是always@(敏感信号），assign=（）。

时序逻辑跟不仅取决于该时刻的输入，而且还和电路原来的状态有关。逻辑电路一般是always@(时钟边沿)。

11：SR锁存器：由两个与非门组成，与非门的逻辑是只要一个是低电平，结果就是高电平，存在约束条件SR=0。

12：SR触发器：EN为1 的时候就是SR触发器的第三种情况，和SR触发器输入的值取反，得到的结果一样

 

13：D锁存器： EN为1的时候输出随输入改变而改变，EN为0，输出状态保持不变

D 锁存器是一种电平触发，如果在 EN=1 的有效时间内，D 端信号发生多次翻转，则输出端 Q 也会发生多次翻转。这降低了电路的抗干扰能力，不是实际所需求的安全电路。

 

14：D触发器：CP为0时候，主锁存器工作，Qm=D,从锁存器不工作，保持Q不变；CP为1时候，主锁存器不工作，Qm保持不变，从锁存器工作，Q等于Qm；

为了提高D锁存器的可靠性和电路抗干扰能力，直接将两个D锁存器级联，然后时钟取反.  D 触发器输出端 Qs 只会在时钟 CP 下降沿对 D 端进行信号的锁存，其余时间输出端信号具有保持的功能

 

15：setup/hold time：前者是时钟沿到来之前数据从不稳定到稳定的时间，后者是时钟沿到来之后数据保持稳定的时间。

16：latch(锁存器)、flip-flop（触发器）,DFF要求时钟触发之前，需要稳定的时间—setup/hold time