重温FPGA设计之BCD译码器verilog实现

1.题目

2.verilog源码

// *********************************************************************************
// Project Name : BCD_decoder
// Email        : 2972880695@qq.com
// Website      : https://home.cnblogs.com/u/hqz68/
// Create Time  : 2019/12/7 
// File Name    : BCD_decoder.v
// Module Name  : BCD_decoder
// Abstract     :
// editor		: sublime text 3
// *********************************************************************************
// Modification History:
// Date         By              Version                 Change Description
// -----------------------------------------------------------------------
// 2019/12/7    宏强子           1.0                     Original
//  
// *********************************************************************************
`timescale      1ns/1ns
module BCD_decoder (
	//input
	input			[3:0]	w				,
	//putput
	output	reg		[6:0]	q			
);
    
//========================================================================\
// =========== Define Parameter and Internal signals =========== 
//========================================================================/
parameter			W0		=		7'b111_1110	;
parameter			W1		=		7'b011_0000	;
parameter			W2		=		7'b110_1101	;
parameter			W3		=		7'b111_1001	;
parameter			W4		=		7'b011_0011	;
parameter			W5		=		7'b101_1011	;
parameter			W6		=		7'b101_1111	;
parameter			W7		=		7'b111_0000	;
parameter			W8		=		7'b111_1111	;
parameter			W9		=		7'b111_1011	;

//=============================================================================
//****************************     Main Code    *******************************
//=============================================================================
always @ (w) begin
		case(w)
			4'd0 :	q = W0;	
			4'd1 :	q = W1;
			4'd2 :	q = W2;
			4'd3 :	q = W3;
			4'd4 :	q = W4;
			4'd5 :	q = W5;
			4'd6 :	q = W6;
			4'd7 :	q = W7;
			4'd8 :	q = W8;
			4'd9 :	q = W9;			
        endcase
end


endmodule

3.测试平台

`timescale      1ns/1ns

module tb_code ();
    
reg		[3:0]	w;
wire	[6:0]	q;

initial begin
		w = 0;
		#100

		w = 1;
		#100

		w = 2;
		#100

		w = 3;
		#100

		w = 4;
		#100

		w = 5;
		#100

		w = 6;
		#100

		w = 7;
		#100

		w = 8;
		#100

		w = 9;
		#100
		w = 5;
end


BCD_decoder BCD_decoder_inst(
	//input
	.w				(w),
	//putput
	.q				(q)
);
endmodule

4.modelsim仿真波形

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