『USB3.0Cypress』FPGA开发(3)GPIF II短包零包时序分析

1.时序参数

AN65974文档中明确了操作GPIF II接口时的时序参数，上一篇文章中给出了读写时序图，本篇第二节给出ZLP写周期时序，这里说明相关的时序参数。应该注意，这是Cyusb3014芯片的时序要求，与外部控制器是什么无关。另外要注意，PCLK信号是由外部控制器传递给Cyusb3014的时钟，而不是它自身的。

2.FX3_PCLK

FX3_PCLK是由外部控制器产生的时钟，因此FPGA开发过程中有两个时钟信号和Cyusb3014相关，一个是驱动时钟，即连接到FX3_PCLK的时钟信号；还有一个是用户时钟，即FPGA工程里USB驱动模块的时钟。驱动时钟和用户时钟都应该是100MHz，但需要有180°的相位差。可以使用PLL锁相环生成，在锁相环管脚不够用的情况下也可以使用ODDR原语生成驱动时钟。这样做的目的就是为了满足cyusb3014对于时序参数的要求，既有充足的保持时间和建立时间，下图以slwr信号为例进行说明。

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