DDR3学习

DDR

容量计算：2^(row+col+bank)*DQ

DDR3数据速率800~2133Mb/s

带宽计算：有效数据速率x位宽

PCB布局：

DDR数据线等长最短；

地址线星型拓扑结构，菊花链拓扑结构（芯片需支持read/write leveling,自动调整延时值）；

地址线匹配电阻靠近CPU，数据线匹配电阻靠近DDR，有ODT时不用加匹配电阻;

PCB走线：

分组

每8bit数据配一个DQS，DQM信号(读取时DQM两个时钟周期后有效；写入时DQM及时生效)，DQ0~7,DQS0，DQM0一组；DQ8~15,DQS1，DQM1另一组；DQS线在DQ线中间，与CLK不要相邻，同组信号需以DQS保证等长走同一层，误差±50mil，差分线距误差±5mil(依芯片厂商定义)；

时钟信号，控制信号，地址线同一组，保证等长走同一层，误差±50mil，差分线距误差±5mil(依芯片厂商定义)。

阻抗控制

同组线距尽量满足3W原则，单端信号控制50~75Ω，差分阻抗控制100~130Ω，避免内外层阻抗突变(依芯片厂商定义)；射频电路和数字电路，以射频电路阻抗控制优先控制，射频信号走线不可太细，损耗会很高；

所有走线都需要有完整的参考平面，对于交流信号，地平面和电源平面一样；

电源走线

地平面完整，电源走线线宽足够宽，VREF大于10mil(依芯片厂商定义)