Johnson Counter

最新推荐文章于 2024-11-07 01:27:37 发布

傻童:CPU

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分类专栏： FPGA verilog FPGA基础文章标签： fpga开发

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本文介绍如何使用Verilog语言设计一个4位的Johnson Counter（扭环形计数器）。内容涵盖计数器的循环状态及电路接口说明。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Johnson Counter

题目描述
请用Verilog实现4位约翰逊计数器（扭环形计数器），计数器的循环状态如下。

电路的接口如下图所示。
在这里插入图片描述

`timescale 1ns/1ns

module JC_counter(
   input                clk ,
   input                rst_n,
 
   output reg [3:0]     Q  
);

      
always @(posedge clk or negedge rst_n)begin
   if(!rst_n)
      Q <= 'd0;
   else 
      Q <= {~Q[0], Q[3:1]};
end 
   
endmodule