verilog中符号位-0问题

以下verilog代码中，a=12,b=10,则下列运算正确的是（D）

input [3:0] a;

input [3:0] b;

output signed [7:0] z;

wire signed  [3:0] c;

assign c = a[3:0]*b[3:0];

assign z =c;

A. 8

B. -120

C 120

D -8

解析:120 = 1111000(b),
所以c = 4’b1000;

对于不满一个字节的数据（8位），在计算时系统一般是补全，最高位为1，则补1，最高位为0，则补0。
例如1000，系统默认补全是：1111 1000；如果是0100，补全为0000 0100；
则z= 8’b11111000;
补码的补码就是原码，那么对补码z求补码，也就是对1111 1000求补码，得到：1000 1000，有因为有符号数，最高位表示符号位，所以值为-8