牛客网刷题VL16 占空比50%的奇数分频

描述

设计一个同时输出7分频的时钟分频器，占空比要求为50%

注意rst为低电平复位

信号示意图：

波形示意图：

输入描述：

输入信号 clk_in rst 
类型 wire

输出描述：

输出信号  clk_out7
类型  wire

`timescale 1ns/1ns

module odo_div_or
   (
    input    wire  rst ,
    input    wire  clk_in,
    output   wire  clk_out7
    );
parameter N = 7;
//*************code***********//
reg [3:0] cnt_p;
reg [3:0] cnt_n;
reg clk_p,clk_n;

always@(posedge clk_in or negedge rst)begin
    if(!rst)
        cnt_p <= 0;
    else begin
       if(cnt_p == N - 1)
           cnt_p <= 0;
       else 
           cnt_p <= cnt_p + 1;
    end
end

always@(posedge clk_in or negedge rst)begin
    if(!rst)
        clk_p <= 0;
    else begin
         if ((cnt_p == (N-1)/2) || (cnt_p == N - 1)) //注意这里的条件！！别写露了
            clk_p <= ~clk_p;
    end
end

always@(negedge clk_in or negedge rst)begin
    if(!rst)
        cnt_n <= 0;
    else begin
       if(cnt_n == N - 1)
           cnt_n <= 0;
        else 
           cnt_n <= cnt_n + 1;
    end
end

always@(negedge clk_in or negedge rst)begin
    if(!rst)
        clk_n <= 0;
    else begin
         if ((cnt_n == (N-1)/2) || (cnt_n == N - 1))
            clk_n <= ~clk_n;
    end
end

assign clk_out7 = clk_n || clk_p;
//*************code***********//
endmodule