牛客网刷题VL22 同步FIFO

每天一个 保持手感

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);

reg [$clog2(DEPTH):0] wptr;
reg [$clog2(DEPTH):0] rptr;
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        wptr <= 0;
    end
    else if(winc)begin
        wptr <= wptr + 1'b1;
    end
end

always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        rptr <= 0;
    end
    else if(rinc)begin
        rptr <= rptr + 1'b1;
    end
end

wire [$clog2(DEPTH)-1:0] waddr;
wire [$clog2(DEPTH)-1:0] raddr;
assign waddr = wptr[$clog2(DEPTH)-1:0];
assign raddr = rptr[$clog2(DEPTH)-1:0];

always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
        wfull <= 0;
    else 
        wfull <= (wptr[$clog2(DEPTH)] != rptr[$clog2(DEPTH)]) && (wptr[$clog2(DEPTH) - 1:0]  == rptr[$clog2(DEPTH) - 1:0] );
end

always@(posedge clk or negedge rst_n) begin
    if(!rst_n)
        rempty <= 0;
    else
        rempty <= (wptr[$clog2(DEPTH) :0]  == rptr[$clog2(DEPTH) :0] );
end
dual_port_RAM #(
    .DEPTH (DEPTH),
	.WIDTH (WIDTH)
)u_ram(
    .wclk (clk ), 
    .wenc (winc&&(!wfull) ), 
    .waddr(waddr),   //深度对2取对数，得到地址的位宽。
    .wdata(wdata),       	//数据写入
    .rclk (clk ), 
    .renc (rinc&&(!rempty) ), 
    .raddr(raddr),   //深度对2取对数，得到地址的位宽。
    .rdata(rdata)  		//数据输出
);

endmodule

注意ram的读写保护

写的完全不对！！

看这个人写的

【芯片前端】保持代码手感——同步FIFO_尼德兰的喵的博客-CSDN博客

考虑的很详细

注意同步fifo的深度 不是 2^n要怎么写？？