HDLBits——Latches and Flip-Flops

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葡萄乳奶

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分类专栏： Verilog 文章标签： verilog

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HDLBits——Latches(锁存器) and Flip-Flops(触发器)

Problem 80 : D flip-flop (Dff)

Requirement：

实现一个 D 触发器。D 触发器是一个最简单的触发器，存储 1bit 数据，并定期地根据触发器的输入(d)更新这 1 bit 数据，更新通常发生在时钟上升沿(clk)，存储的数据会通过输出管脚(q)输出。在时钟敏感的 always 块中的语句一般都会被综合工具转换为相应的触发器。

Solution：

module top_module (
    input clk,    // Clocks are used in sequential circuits
    input d,
    output reg q );//

    // Use a clocked always block
    //   copy d to q at every positive edge of clk
    //   Clocked always blocks should use non-blocking assignments 非阻塞赋值
    always@(posedge clk)begin
        q<=d;
    end

endmodule

PS：时序 always 块中要使用非阻塞性赋值。

Timing Diagram：

Problem 81 : D flip-flops (Dff8)

Requirement：

实现 8 个 D 触发器，所有 DFF 都应由 clk 的上升沿触发（trigger）。

Solution：

module top_module (
    input clk,
    input [7:0] d,
    output reg [7:0] q
);
    
    always@(posedge clk)begin
        q<=d;
    end

endmodule

PS：虽然 always 块中代码同上，但综合工具会根据位宽，综合出 8 个 D 触发器。

Timing Diagram：

Problem 82 : DFF with reset (Dff8r)

Requirement：

实现一个带有复位端的 D 触发器 fdr，即在上题的 8 个 D 触发器基础上，给触发器配上同步复位端口（active high synchronous reset）。

同步复位：当时钟上升沿到来时，如果同步复位端有效（本题中 reset=1），那么无论输入是什么，输出为 0。复位电路对于那些经常需要恢复到初始状态的电路是必要的，复位相较于断电重新加载程序恢复到初始状态的速度要快得多。

Solution：

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output reg [7:0] q
);
    
    always@(posedge clk)begin
        if(reset)begin
            q<=8'b0;
        end
        else begin
            q<=d;
        end
    end

endmodule

Timing Diagram：

Problem 83 : DFF with reset value (Dff8p)

Requirement：

创建具有高电平有效同步复位的 8 个 D 触发器，触发器必须重置为 0x34 而不是零。所有的 DFF 应由被时钟下降沿触发。一般管这种复位叫置位，在电路中使用 fds ，带有置位端 s 的触发器实现。

Solution：

module top_module (
    input clk,
    input reset,
    input [7:0] d,
    output reg [7:0] q
);
    
    always@(negedge clk)begin
        if(reset)begin
            q<=8'h34;
        end
        else begin
            q<=d;
        end
    end

endmodule

PS：0x是十六进制（C语言），h也是十六进制。

时钟下降沿触发，如果仍要使用上升沿触发的触发器，则通过将输入触发器的时钟取反实现。

Timing Diagram：

Problem 84 : DFF with asynchronous reset (Dff8ar)

Requirement：

创建具有高电平有效异步复位的 8 个 D 触发器。所有 DFF 都应由 clk 的上升沿触发。对应 fdc，它有一个异步复位端 CLR。

同步复位存在一个问题：当同步复位事件发生时，等到下一个时钟上升沿才会得到响应，响应的速度比较慢，异步复位的话可以立即响应。

Solution：

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output reg [7:0] q
);
    
    always@(posedge clk,posedge areset)begin
        if(areset)begin
            q<=8'b0;
        end
        else begin
            q<=d;
        end
    end

endmodule

PS：只需将异步复位加入 always 块的敏感列表当中，可以用 or 或 “,” 连接。

Timing Diagram：

Problem 85 : DFF with byte enable(Dff16e)

Requirement：

本题中需要创建一个 16 路 D 触发器。resetn 为同步低电平有效复位信号。所有的触发器在时钟上升沿被触发。

部分情况下，只需要多路触发器中的一部分触发器工作，此时可以通过 ena 使能端进行控制。使能端 ena 信号有效时，触发器在时钟上升沿工作。byteena 使能信号以 byte 为单位管理 8 路触发器在时钟边沿触发与否。byteena [1] 作为 d[15:8] 高位字节的使能端，byteena [0] 则控制 d 的低位字节。

Solution：

方法一：

module top_module (
    input clk,
    input resetn,
    input [1:0] byteena,
    input [15:0] d,
    output reg [15:0] q
);

    always @(posedge clk) begin
        if (~resetn) begin
            q<=16'b0;
        end
        else begin
            if (byteena[1]) begin
                q[15:8]<=d[15:8];
            end
            if (byteena[0]) begin
                q[7:0]<=d[7:0];
            end
        end
        
    end

endmodule

注意：byteena[0] 和 byteena[1] 分别控制低位和高位，互不排斥，因此要用两个 if ，而不是 if，else。

方法一 if 所有的 case 没有包含，应该写全，使能端为 0 是使触发器不写入即 q 保持不变。

方法二：

always @(posedge clk)
    if (~resetn) q <= 0;
    else begin
        q[7:0] <= byteena[0] ? d[7:0] : q[7:0];
        q[15:8] <= byteena[1] ? d[15:8] : q[15:8];
    end

Timing Diagram：

Problem 86 : D latch(Exams/m2014 q4a)

Requirement：

本题中需要实现一个如下的电路：

同 D 触发器相比，这个元件没有 clk 端口，取而代之的是 ena 端口，所以这是一个锁存器。D 触发器的触发事件发生于 clk 时钟的边沿，锁存器的触发事件发生于使能端 ena 的电平。

锁存器是一种电平敏感电路，相比之下，触发器属于边沿敏感电路。

Quartus 会 warning 生成了一个锁存器，因为锁存器相比触发器会消耗更多的资源，所以综合器会在推断出锁存器时产生提醒，防止开发者在不想使用锁存器时误产生了锁存器。

Solution：

module top_module (
    input d, 
    input ena,
    output reg q);

    always @(*) begin
        if(ena)begin
            q = d;
        end
    end

endmodule

PS：因为锁存器的触发事件不是时钟，所以只有在组合逻辑中才能产生锁存器。

Problem 87 : DFF (Exams/m2014 q4b)

Requirement：

本题中需要实现一个如下的电路：

AR 代表 asynchronous reset，这是一个带有异步复位的 D 触发器，图中的三角形代表时钟，不再用 CLK 标出。

Solution：

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output reg q);

    always @(posedge clk,posedge ar) begin
        if (ar) begin
            q<=0;
        end
        else begin
            q<=d;
        end
    end

endmodule

Problem 88 : DFF (Exams/m2014 q4c)

Requirement：

本题中需要实现一个如下的电路：

R 代表 synchronous reset，这是一个带有同步复位的 D 触发器。

Solution：

module top_module (
    input clk,
    input d, 
    input r,   // synchronous reset
    output reg q);

    always @(posedge clk) begin
        if(r)begin
            q<=1'b0;
        end
        else begin
            q<=d;
        end
    end

endmodule

Problem 89 : DFF+gate(Exams/m2014 q4d)

Requirement：

本题中需要实现一个如下的电路：

Solution：

module top_module (
    input clk,
    input in, 
    output reg out);

    always @(posedge clk) begin
        out<=(in^out);
    end

endmodule

Problem 90 Mux and DFF

Requirement：

考虑下图所示的时序电路问题：

假设您要为该电路实现分层 Verilog 代码，使用包含一个触发器和一个多路选择器的子模块的三个实例。为此子模块编写一个名为 top_module 的 Verilog 模块（包含一个触发器和多路复用器）。

Solution：

module top_module (
	input clk,
	input L,
	input r_in,
	input q_in,
	output reg Q);

    always @(posedge clk) begin
        Q<=L?r_in:q_in;  
    end

endmodule

错过：？：语句相当于 if(…) begin…end else begin…end

组合电路和时序电路分开写更好：

wire temp;
assign temp = L ? r_in : q_in;  //2 to 1 选择器
always @ (posedge clk ) //触发器
     begin
         Q <= temp; 
     end

Problem 91 Mux and DFF

Requirement：

考虑一个 n-bit 移位寄存器，如图所示，实现包含选择器和触发器的部分。

Solution：

module top_module (
    input clk,
    input w, R, E, L,
    output reg Q
);

    wire D;
    assign D = L?(R):(E?w:Q);
    always @(posedge clk) begin
        Q<=D;
    end

endmodule

Problem 92 DFFS and gates

Requirement：

如下图所示的有限状态机，假设 D 触发器在状态机启动之前初始化为 0，实现该电路：

Solution：

module top_module (
    input clk,
    input x,
    output z
); 
   
    wire w1,w2,w3;
    reg q1=0;
    reg q2=0;
    reg q3=0;
    assign w1 = x^q1;
    assign w2 = x&!q2;
    assign w3 = x|!q3;
    always @(posedge clk) begin
        q1<=w1;
        q2<=w2;
        q3<=w3;
    end
    assign z = !(q1|q2|q3);


endmodule

也可写作：

reg [2:0] q;
always @(posedge clk) begin
    q[2] <= q[2] ^ x;
    q[1] <= x & ~q[1];
    q[0] <= x | ~q[0];
end
assign z = ~(|q);

Timing Diagram：

Problem 93 Create circuit from truth table

Requirement：

JK 触发器的真值表如下图所示，仅使用 D 触发器和门电路来实现该 JK 触发器。其中 Qold 是D触发器在时钟上升沿来临之前的输出。

Solution：

方法一：

module top_module (
    input clk,
    input j,
    input k,
    output reg Q); 

    always @(posedge clk) begin
        Q<=j?(k?!Q:1)
        :(k?0:Q);
    end

endmodule

方法二：

module top_module (
    input clk,
    input j,
    input k,
    output reg Q); 

    always @(posedge clk) begin
        case ({j,k})
            2'b00: Q<=Q;
            2'b01: Q<=0;
            2'b10: Q<=1;
            2'b11: Q<=!Q;
            default: Q<=0;
        endcase
    end

endmodule

错过：未在 00，01，10，11 前面加 2’b 导致一个都匹配不上。

方法三：把 DFF 和 JK 触发器的特性方程列出来相等即可。

Q <= (j & ~Q) | (~k & Q);

Timing Diagram：

Problem 94 Detect an Edge

Requirement：

对于每个 8bit 的变量，检测这些信号什么时候从 0 变为 1（检测上升沿），输出应该在 0 到 1 变化的周期之后才有值。下图展示了输入 in[1] 和输出 pedge[1] 的时序关系图：

Solution：

module top_module (
    input clk,
    input [7:0] in,
    output reg [7:0] pedge
); 
    reg[7:0] rem;
    integer i;
    always @(posedge clk) begin
        rem<=in;   //rem始终比in晚一个周期
        pedge <= ~rem & in;   //rem=0,in=1
    end

endmodule

PS：

关于赋值的延迟：

非阻塞赋值（<=）允许所有的 Verilog 语句同时进行操作，非阻塞赋值是由时钟节拍决定，在时钟上升到来时，执行赋值语句右边，然后将 begin-end 之间的所有赋值语句同时赋值到赋值语句的左边，注意：是 begin—end 之间的所有语句，一起执行，且一个时钟只执行一次。下一周期更新

阻塞赋值（=）在赋值时先计算等号右手方向(RHS)部分的值，这时赋值语句不允许任何别的Verilog语句的干扰，直到现行的赋值完成时刻。从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质上的延迟。可以及时更新

检测上升 / 下降沿：

若采用一个寄存器 Q（rem）来存储上一个时钟沿的输入值 D（in），当寄存器输出 Q 与输入 D 的值分别为 1、0 时，则检测到下降沿，如下图：

存在问题：输入信号为异步输入，当 D 信号由高变低的时刻发生在趋近时钟上升沿附近时，会导致 D 变化的时刻与 Q 变化的时刻的时间间隔Ｔ很小，导致边沿检测输出信号脉冲宽度很窄，系统可能会不稳定。

解决方法：将异步输入转化为同步信号，使用一级寄存器对输入信号进行寄存得到同步信号，再通过一级寄存器延迟一个节拍对输入信号的高低电平变化进行判断。通过这种方法可以将下降沿检测输出脉冲保持 1 个采样频率的宽度，使得输出信号十分理想。

Timing Diagram：

Problem 95 Detect both edges

Requirement：

在一个 8bit 的变量中，从一个周期到另一个周期期间，检测输入信号变化。即上升沿变化或下降沿变化。输出应在 0、1 转换后产生，如下图所示为输入与输出的时序关系：

Solution：

module top_module (
    input clk,
    input [7:0] in,
    output reg [7:0] anyedge
);

    reg [7:0] last;
    always @(posedge clk) begin
        last<=in;
        anyedge<=in^last;
    end

endmodule

PS：本题与上一题的区别是没有规定上升沿还是下降沿，那就需要异或。

Timing Diagram：

Problem 96 Edge capture register

Requirement：

对于 32bit 中的每一位，捕获输入信号的下降沿。

捕获的意思就是说在寄存器（输出）复位（同步复位）之前，输出一直保持为 ‘1’ 。有个关于捕获的评论很有趣，搬过来分享一下：“检测和捕获的区别在于，捕获只要是发生过一次不管再过多少个时钟周期他的输出还是1，就像是犯罪了，你被捕获了，有一次记录终身有记录，只有当 reset（重启人生）的时候才会变回 0，而检测就是检测这一次的，如果下个时钟周期你不是下降沿了，他就变成 0。”

每一个输出位类似一个 SR 触发器：输出信号从 1 变 0 的转换发生时会保持一个周期（为 1）。当复位为高电平时，输出位应在时钟上升沿复位（为 0）。如果上述两个事件在同时发生，reset 有更高的优先级。在下图所示的最后 4 个周期内，reset 信号比 set 信号早一个周期，所以这里没有冲突发生。

Solution：

module top_module (
    input clk,
    input reset,
    input [31:0] in,
    output reg [31:0] out
);
    reg [31:0] in_last;
    always @(posedge clk) begin
        in_last<=in;
        if(reset)begin
            out<=32'b0;
        end
        else begin
            out<=in_last&(~in)|out;
        end
    end

endmodule

注意：本题难点在于没有下降沿信号时候怎么使其保持 1，或一个未更新的 out 就可以解决，喵啊。这里也清晰的体现了非阻塞赋值不能及时更新的特点。

PS： !是逻辑取反，~是按位取反。

大佬解法：

module top_module (
    input clk,
    input reset,
    input [31:0] in,
    output reg [31:0] out
);

integer i;
reg [31:0] last;
always @(posedge clk) begin
    last <= in;
    if (reset) out <= 0;
    else for (i = 0; i < 32; i = i + 1)
        out[i] <= last[i] & ~in[i] ? 1 : out[i];
end

endmodule

类似写法：

module top_module (
    input clk,
    input reset,
    input [31:0] in,
    output [31:0] out
);
    reg [31:0] temp;
    wire [31:0] capture;

    always @ (posedge clk)
        begin
           temp <= in; 
        end
    //这里如果采用reg的话会出现时序错误。
    assign capture = ~in & temp;

    always @ (posedge clk)
        begin
            if(reset)
                out <= 32'b0;
            else
                begin
                    for (int i=0; i<32; i=i+1)
                        begin
                            if(capture[i] == 1'b1)
                                out[i] <= 1'b1;
                        end
                end
        end

endmodule

PS：capture 的数据定义为什么只能是 wire，定义成 reg 就出错？

定义成 reg，时序就会延后，如果定义成 reg，后面给 out 赋值的时候得用阻塞性赋值，要不然时序就会延后了。定义 reg 和非阻塞性赋值只能用一个，同时用的话时序会延后两次就会出错了。

Timing Diagram：

Probelm 97 Dual-edge triggered flip-flop

Requirement：

FPGA 没有一个同时检测双边沿的触发器，而且 always 中的敏感列表也不支持 (posedge clk or negedge clk)，设计一个双边沿检测的触发器，时序如下图所示：

Solution：

最先想到的解决方法是：

module top_module (
    input clk,
    input d,
    output reg q
);
    reg d_last;
    always @(posedge clk) begin
        d_last<=d;
        if (!d_last & d) begin
            q<=1'b1;
        end
        else if (d_last & !d) begin
            q<=1'b0;
        end
    end
    always @(negedge clk) begin
        d_last<=d;
        if (!d_last & d) begin
            q<=1'b1;
        end
        else if (d_last & !d) begin
            q<=1'b0;
        end
    end

endmodule

报错：

Can’t resolve multiple constant drivers for net “q” at top_module.v(16)

Can’t resolve multiple constant drivers for net “d_last” at top_module.v(16)

同一个信号不允许在多个进程中赋值，不然为多驱动；两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题，进程的并行性决定了多进程不能对同一个对象进行赋值。也就是：不能在两个以上 always 内对同一个变量赋值。

改进：两个 always 分别给两个变量赋值，根据 clk 值选择采用哪个。

module top_module (
    input clk,
    input d,
    output q
);

reg q1, q0;
always @(posedge clk)
    q1 <= d;
always @(negedge clk)
    q0 <= d;
assign q = clk ? q1 : q0;

endmodule

也可利用 a^ab = b 来赋值。

module top_module(
    input clk,
    input d,
    output q);

    reg p, n;

    // clk的上升沿
    always @(posedge clk)
        p <= d ^ n;

    // clk的下降沿
    always @(negedge clk)
        n <= d ^ p;

    //在上升沿时候，p=d^n, 则q=d^n^n=d;
    //在下降沿时候，n=d^p, 则q=p^d^p=d;
    //加载一个新值时会取消旧值。
    assign q = p ^ n;


    // 这样写是无法综合的
    /*always @(posedge clk, negedge clk) begin
        q <= d;
    end*/

endmodule

Timing Diagram：

报错解决方法参考自：https://blog.csdn.net/m0_38022615/article/details/80313302

阻塞赋值和非阻塞赋值的理解参考自：https://blog.csdn.net/weixin_42369496/article/details/92643285

边沿检测参考自：https://blog.csdn.net/qq_31799983/article/details/81544707

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HDLBits——Latches and Flip-Flops

HDLBits——Latches(锁存器) and Flip-Flops(触发器)Problem 80 : D flip-flop (Dff)Requirement：实现一个 D 触发器。D 触发器是一个最简单的触发器，存储 1bit 数据，并定期地根据触发器的输入(d)更新这 1 bit 数据，更新通常发生在时钟上升沿(clk)，存储的数据会通过输出管脚(q)输出。在时钟敏感的 always 块中的语句一般都会被综合工具转换为相应的触发器。Solution：module top_module
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