c/c++与verilog中switch-case之不同

c/c++

switch(表达式）
{
case 结果1 ：执行语句；break;
case 结果2 ：执行语句；break;
default:执行语句；break;
}

verilog

wire sel [2:0] ;
always@(posedge clk)
begin
  casez(sel)
  3’b001: data_out <= data_in0 ;
  3’b01?: data_out <= data_in1 ;
  3’b1??: data_out <= data_in2 ;
default : data_out  <= 4’b0 ;
endcase

区别：c++中是switch-case,进入某个case分支后顺序执行完后面所有分支，除非有break跳出。
verilog 中只进入一个分支，且有endcase.