[Synth 8-685] variable ‘reg_clkd1’ should not be used in output port connection
vio模块端口输出不能到REG寄存器,可以重新定义一个 wire 型,与你想控制的逻辑相或,逻辑功能一样。
[Synth 8-685] variable ‘reg_clkd1‘ should not be used in output port connection
于 2022-02-23 21:51:59 首次发布
[Synth 8-685] variable ‘reg_clkd1’ should not be used in output port connection
vio模块端口输出不能到REG寄存器,可以重新定义一个 wire 型,与你想控制的逻辑相或,逻辑功能一样。