vivado中复数乘法器的ip核调用及其仿真的详细介绍

最新推荐文章于 2024-05-06 11:08:36 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_45159528/article/details/122797490

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复数乘法器的ip核可在下图的中找到

ip核的输入配置和输出配置如下图所示

当我们在选择multplier construction的Use LUTs选项时，选择的是三次乘法的算法，相比于四次乘法的选项用的资源会少一点，代价是要额外占用一些数据表。

输出的实部和虚部间有空位的原因如下图所示：

配置成功之后，就可以点击generate生成ip核了！

随后在IP sources可以查看其verilog例化（怎么用verilog调用该IP核），如下图所示。

接下来我们就可以进行代码的编写了，代码通过add sources来添加

以下为顶层模块的代码

/*该模块用于计算两个复数相乘的结果，调用了vivado自带
的math functions的ip核。其中输入的虚部和实部均为16位
位宽，输出的虚部和实部均为33位位宽，支持以补码形式输
入的负数进行计算*/

module top(
input clk,
input [15:0] re_a,im_a,re_b,im_b, //两个复数由此输入，分别输入其实部和虚部，re（real）为实部，im（imaginary）为虚部
output [32:0] re_result,im_result);//33位的输出，为了防止溢出


wire[79:0] result;//80位位宽的输出，其中第34位到40位和74到80位都是不使用的

//取出结果中的实部和虚部
assign im_result = result[72:40];
assign re_result = result[32:0];

//调用complex multiplier的ip核进行复数乘法计算
cmpy complex_multiplier1(
  .aclk(clk),                   // 输入时钟信号
  .s_axis_a_tvalid(1'b1),       // 数值a的有效信号，为1时传递信号 
  .s_axis_a_tdata({im_a,re_a}), // 第一个输入的复数,并将数值a的虚部和实部整合成一个32位位宽的复数
  .s_axis_b_tvalid(1'b1),       // 数值b的有效信号，为1时传递信号 
  .s_axis_b_tdata({im_b,re_b}), // 第二个输入复数
  .m_axis_dout_tvalid(),        //输出有效信号，此处选择不接
  .m_axis_dout_tdata(result)    // output wire [79 : 0] m_axis_dout_tdata
);

endmodule

以下是测试代码

`timescale 1ns / 1ps

module testbench();

reg [15:0] re_a,im_a,re_b,im_b;
reg clk;
wire [32:0]re_result, im_result;

initial       
    begin
    re_a = 16'b0000_0000_0000_0001;//其中_是位分隔符
    im_a = 16'b0000_0000_0000_0001;
    re_b = 16'b0000_0000_0000_0001;
    im_b = 16'b1111_1111_1111_1110;//输入负数时要采用补码
    clk  = 0;
    end
    
top u1(clk,re_a,im_a,re_b,im_b,re_result,im_result);//调用编写好的top模块进行测试

always
    begin
    #10 clk = ~clk;//每10ns翻转一次
    end

endmodule

vivado的代码是实时编译的，系统会自动检测哪一行代码有错并在旁边标红，所以添加完后直接点击simulation中的behavioral simulation。