Makefile中常用vcs仿真命令及含义

文章目录

一、编译常用命令

-sverilog   —— 编译支持SystemVerilog语法

在这里插入图片描述

+v2k     ——   编译支持Verilog—2001语法

在这里插入图片描述

-timescale=time_unit/time_precision  —— 添加仿真时间单位、精度;

在这里插入图片描述

-debug    —— (对应TB中的$vcdpluson加载波形函数)使能DVE、VERDI波形调试和UCLI命令行调试等;

在这里插入图片描述

-debug_all  —— 使能所有的debug调试功能;

在这里插入图片描述

-debug_pp  —— 同-debug_all,但是更加节约资源;

在这里插入图片描述

-ntb_opts keyword_argument  —— 常用参数uvm,-ntb_opts uvm表示加载uvm库文件

在这里插入图片描述

-l filename     —— 指定vcs编译信息的存储文件

在这里插入图片描述

-f filename      —— 指定源文件的路径名列表

在这里插入图片描述

-cm line|cond|fsm|tgl|branch|assert —— 覆盖率收集,常用命令 -cm line+cond+fsm+tgl

在这里插入图片描述

-cm_dir directory_path_name   —— 指定覆盖率文件放置的路径

在这里插入图片描述

-cm_hier filename   —— 在文件中指定不需要被覆盖的代码片,在收集代码覆盖率时,指定的代码会自动被exclude;

在这里插入图片描述

+vcs+lic+wait —— 当所有的license都不可用时,等待vcs的license

在这里插入图片描述

+incdir+directory   —— 指定包含包含`include文件的文件夹,以方便后续编译文件时不用逐个写出所有文件的路径,只需将其在pkg中include一下即可

在这里插入图片描述

-o name     ——指定编译后产生的文件名,默认编译后的文件名为simv

在这里插入图片描述

+define+macro_name=value  —— 定义一个文本宏

在这里插入图片描述

-v filename     —— 指定一个Verilog库文件

在这里插入图片描述

-y directory_pathname     —— 指定一个Verilog库目录

在这里插入图片描述
示例:
在这里插入图片描述

二、仿真常用

+notimingcheck   —— 关闭模块中的时序检查

在这里插入图片描述

+nospecify     —— 关闭模块的时序检查和路径延时设置;

在这里插入图片描述

+delay_mode_unit  —— 忽略所有的路经延时;

在这里插入图片描述

+ntb_random+seed=value  —— 在仿真开始时设置随机种子的值

在这里插入图片描述

+plusarg_save

  • 43
    点赞
  • 552
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 4
    评论
评论 4
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

SD.ZHAI

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值