Makefile中常用vcs仿真命令及含义

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分类专栏： Makefile 文章标签： 深度学习 硬件工程 arm开发
于 2020-06-26 21:52:14 首次发布
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一、编译常用命令

-sverilog   —— 编译支持SystemVerilog语法

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+v2k     ——   编译支持Verilog—2001语法

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-timescale=time_unit/time_precision  —— 添加仿真时间单位、精度；

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-debug    —— （对应TB中的$vcdpluson加载波形函数）使能DVE、VERDI波形调试和UCLI命令行调试等；

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-debug_all  —— 使能所有的debug调试功能；

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-debug_pp  —— 同-debug_all，但是更加节约资源；

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-ntb_opts keyword_argument  —— 常用参数uvm，-ntb_opts uvm表示加载uvm库文件

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-l filename     —— 指定vcs编译信息的存储文件

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-f filename      —— 指定源文件的路径名列表

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-cm line|cond|fsm|tgl|branch|assert —— 覆盖率收集，常用命令 -cm line+cond+fsm+tgl

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-cm_dir directory_path_name   —— 指定覆盖率文件放置的路径

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-cm_hier filename   —— 在文件中指定不需要被覆盖的代码片，在收集代码覆盖率时，指定的代码会自动被exclude；

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+vcs+lic+wait —— 当所有的license都不可用时，等待vcs的license

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+incdir+directory   —— 指定包含包含`include文件的文件夹，以方便后续编译文件时不用逐个写出所有文件的路径，只需将其在pkg中include一下即可

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-o name     ——指定编译后产生的文件名，默认编译后的文件名为simv

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+define+macro_name=value  —— 定义一个文本宏

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-v filename     —— 指定一个Verilog库文件

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-y directory_pathname     —— 指定一个Verilog库目录

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示例：
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二、仿真常用

+notimingcheck   —— 关闭模块中的时序检查

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+nospecify     —— 关闭模块的时序检查和路径延时设置；

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+delay_mode_unit  —— 忽略所有的路经延时；

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+ntb_random+seed=value  —— 在仿真开始时设置随机种子的值

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+plusarg_save

#VCS# 关于 +incdir+XXX 和 -y 和 +libext+的区别
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一 -y-v一 -y。
64位linux synopsys vcs 仿真命令,SYNOPSYS VCS常用命令使用详解
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VCS对verilog模型进行仿真包括两个步骤：1. 编译verilog文件成为一个可执行的二进制文件命令为：vcs source_files2. 运行该可执行文件：./simv类似于NC, 也有单命令行的方式：vcs source_files -R-R 命令表示, 编译后立即执行。vcs常用的命令选项如下：-cm line|cond|fsm|tgl|obc|path 　设定coverage的方式...
makefile命令整理
南国之邱
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+ INCDIR +目录+添加包括文件夹 -P  pli.tab定义PLI的列表（表）文件 + V2K使用推荐的标准 -y定义的Verilog的库 -notice显示详尽的诊断信息 + nospecify不对SPECIFY模块进行时序检查和路径延时计算 + notimingcheck不进行时序检查，但是还是把路径延时加入仿真中 -location显示完整路径VCS安装这个平台。 -
VCS利用makefile仿真详细介绍
09-13
在VCS中module_tb.v除了声明timescale，初始化信号输入和例化module外，还需要加上波形输出函数$vcdpluson()和仿真时间控制函数$finish()
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06-04 429
VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项。
VCS的常用仿真命令（持续更新）
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vcs常用仿真命令
VCS仿真常用命令(需要makefile支持)
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方法1：bsub -Is verdi -cov -covdir merged.vdb &2. 打开波形：进入到wave后，bsub -Is verdi -ssf xxx.fsdb &方法2：打开verdi,找coverage.选择对应的vdb文件打开；5.收集覆盖率：makefile支持。
常用vcs仿真命令及含义
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05-21 4679
命令 含义 -sverilog 编译支持SystemVerilog语法 +v2k 编译支持Verilog-2001语法 -timescale=<time_unit>/<time_precision> 添加仿真时间、精度 -debug 使能DVE、VERDI波形调试和UCLI命令行调试等 -debug_all 使能所有的debug调试功能 -debug_pp 同-debug_all，但是更加节约资源 -ntb_opts 常用参数uvm，-ntb_...
VCS仿真教程(一)：Verilog+波形+Makefile
Ky
11-21 3万+
目录Verilog文件VCS仿真DVE查看波形利用Makefile自动化仿真 本博文主要讲述怎么通过vcs仿真verilog文件并且查看波形，以及通过一个简单的makefile脚本帮助我们自动化操作。EDA软件大家可以从这里下载EDA软件 Verilog文件 RTL文件：命名为add.v //一个简单的加法器 module add ( input [20:0] A , input signed [17:0] B , output signed [22:0] C); wire
使用makefile启动vcs, verdi 进行仿真
05-17
本教程将讲解如何使用`Makefile`来启动`VCS`进行仿真，并利用`Verdi`进行结果分析。 首先，我们需要了解`Makefile`。`Makefile`是一个自动化构建工具，它定义了一系列的规则来编译、链接和执行程序。在IC验证中，`...
linux系统上vivado调用VCS仿真
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### Linux系统上Vivado调用VCS仿真的详细指南 #### 一、引言 在数字电路设计领域，FPGA（Field Programmable Gate Array，现场可编程门阵列）的设计与验证至关重要。随着设计复杂度的提升，高效的仿真成为确保设计...
VCS命令详解(二):仿真命令
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指定./simv.vdb/scov/results.db和./simv.vdb/reports/ova.report文件的替代名称或位置和名称。使得能够显示跟踪信息只有当VCS约束求解器无法计算的溶液中，通常是由于不一致constraints.When选项的值是2的模式中，分析缩减到最小的一组不一致的限制，从而有助于调试处理。用于输入+ vcs + flush + log，+ vcs + flush + dump和+ vcs + flush + fopen所有三个选项的快捷方式选项。还报告从未触发的断言。
VCS基本仿真
kamo
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第二种是将多个verilog文件的文件路径整理在一个文件中，然后进行仿真；2. 第二种将多个verilog文件的文件路径整理在一个文件中，然后进行仿真。第一种是将verilog文件一个一个敲在终端上进行仿真；2.1 将verilog文件路径放在一个文件中，文件命名为file.f。2.3 编译后，再进行仿真，图形化界面和输出波形与第一种方法类似。第三种是利用makefile文件进行仿真；在存在verilog文件的文件夹内，打开终端，输入以下命令。3.2 再进行编译，打开终端，输入。3.3 再进行仿真，输入。
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上一次讲了Gvim的基本操作，今天来讲讲用Gvim写出一个RTL codes后怎么用VCS仿真，还会结合Makefile做文件的自动化处理。之后还会出DC的使用教程，如果能完成这么一套流程的话，写在简历上会很唬人：Gvim写RTL code，VCS仿真，Verdi看波形，DC做综合下约束，Primetime做STA，Spyglass做异步时序分析。
【vcs】编译和仿真
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在不使用Makefile和Verdi，只是用vcs的情况下，也可以对设计文件、TB文件进行编译和仿真。
VCS仿真命令详解 1
heiguang2005的专栏
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可以在任何模块或文件中指定的模块上的指定信号上进行过滤。2禁用在celldefine编译器指令定义的所有模块中或在用-v或-y编译时选项指定的库中定义的所有模块中记录网络和寄存器的转换时间以及网络和寄存器的值，无论这些库中的模块是否在`celldefine编译器指令是否存在。-cm_hier ：在为行，条件，FSM或翻转覆盖率进行编译时，指定一个配置文件，该文件指定模块定义，源文件或模块实例及其子层次结构，您希望VCS从覆盖范围中排除它，或者将其作为为覆盖而编译的设计的唯一部分。
vcs仿真中一个简单的makefile
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VCS（Verilog Compiled Simulator）是常用的RTL仿真工具。下面介绍一个简单的makefile，可以完成RTL编译，仿真和erdi启动。 comp: $(VCS) +incdir+catalog\ -f file.f run: $(SIMV) VCS = vcs -full64+nospecify +nottimingcheck -sverilog -timescale=1ns/1ns +lint=TFIPC-L\ +warn=noM
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vcs仿真命令
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<think>好的，用户之前问过关于AXI和AHB地址边界的问题，现在他们转向询问VCS仿真命令。我需要先确认用户的具体需求。VCS是Synopsys的仿真工具，主要用于数字电路设计验证。用户可能是刚接触VCS，需要基本的命令介绍，或者他们可能在使用过程中遇到了问题，比如编译或仿真步骤中的错误。 首先，用户的问题比较直接，但可能需要分步骤的解释，包括编译、仿真、常用选项以及调试技巧。考虑到用户可能是工程师或学生，他们可能需要实际操作的例子，比如如何编译一个设计，如何运行仿真，以及如何查看波形。此外，他们可能对常见的选项如-timescale、-debug_all、-l 等感兴趣，这些选项在调试和日志记录中很有用。 另外，用户可能没有明确说明他们所处的环境，比如是否在Linux下使用，是否有图形界面需求，或者是否需要与其他工具如Verdi配合使用。因此，在回答时需要涵盖这些方面，并提供一些实际案例，比如如何编译带有时序检查的设计，或者如何生成fsdb波形文件。 还要注意用户可能遇到的常见问题，比如编译错误、仿真崩溃，或者波形无法生成，这时候需要给出对应的解决建议。比如，使用-gui启动图形界面，或者使用-ucli进行交互式调试。此外，提到Makefile的使用可以帮助他们自动化流程，提高效率。 最后，需要总结VCS的优势，比如高性能和与其他Synopsys工具的集成，以及可能的缺点，比如学习曲线较陡。这样用户能全面了解何时选择VCS以及如何有效利用其功能。</think>以下是关于 **VCS仿真命令** 的详细介绍，涵盖基本流程、常用命令及关键参数，帮助您快速掌握VCS（Synopsys Verilog Compiler Simulator）的使用方法： --- ### **1. VCS仿真基本流程** VCS仿真的核心步骤分为 **编译（Compile）** 和 **仿真（Simulate）** 两个阶段： 1. **编译阶段**：将RTL设计（Verilog/SV）和测试平台（Testbench）转换为可执行的仿真文件。 2. **仿真阶段**：运行生成的可执行文件，执行仿真并生成波形/日志。 --- ### **2. 常用VCS命令与参数** #### **(1) 编译阶段命令** ```bash vcs [options] <设计文件列表> ``` - **关键参数**： - **`-sverilog`**：支持SystemVerilog语法。 - **`-debug_all`**：启用调试功能（生成波形需配合`+vcs+flush+all`）。 - **`-timescale=1ns/1ps`**：设置仿真时间单位/精度。 - **`-full64`**：强制使用64位编译（适用于大设计）。 - **`-l compile.log`**：将编译日志输出到文件。 - **`-y <库目录>`**：指定Verilog库路径（如工艺库）。 - **`+define+MACRO`**：定义宏（如`+define+DEBUG`）。 **示例**： ```bash vcs -sverilog -debug_all -timescale=1ns/1ps \ top_tb.v design.v \ -y /lib/tech_lib \ +define+USE_FEATURE \ -l compile.log ``` --- #### **(2) 仿真阶段命令** 编译完成后生成可执行文件 `simv`，运行仿真： ```bash ./simv [options] ``` - **关键参数**： - **`-gui`**：启动DVE（Synopsys图形界面）查看波形。 - **`-ucli`**：启用交互式命令行调试模式。 - **`+vcs+flush+all`**：强制刷新所有信号到波形文件（需与`-debug_all`配合）。 - **`+fsdb+autoflush`**：自动生成FSDB波形文件（需Verdi支持）。 - **`+TESTCASE=test1`**：传递测试用例参数到Testbench。 - **`-l simulation.log`**：保存仿真日志。 **示例**： ```bash ./simv -gui +vcs+flush+all +TESTCASE=reset_test -l sim.log ``` --- ### **3. 常用调试与分析功能** #### **(1) 波形生成与查看** - **生成VCD波形**（兼容性高，但文件大）： ```verilog // Testbench中添加： initial begin $dumpfile("wave.vcd"); $dumpvars(0, top_tb); // 0表示记录所有层次信号 end ``` - **生成FSDB波形**（需Verdi，文件小且高效）： ```bash vcs -sverilog -debug_all -P ${VERDI_HOME}/share/PLI/VCS/linux64/novas.tab \ ${VERDI_HOME}/share/PLI/VCS/linux64/pli.a ./simv +fsdb+autoflush ``` #### **(2) 代码覆盖率分析** ```bash vcs -cm line+cond+fsm+branch+tgl \ # 启用行、条件、状态机、分支、翻转覆盖率 -cm_dir ./coverage \ # 覆盖率文件保存路径 -cm_name test1 # 覆盖率结果命名 ``` --- ### **4. 典型问题与解决** - **编译错误**：检查语法错误（如`Error-[SYNTAX]`），优先修复第一个报错。 - **仿真崩溃**：使用`-debug_all`和`-ucli`进入调试模式，通过`where`命令查看调用栈。 - **波形未生成**：确认`$dumpvars`或`+fsdb+autoflush`是否启用，检查文件路径权限。 --- ### **5. 自动化脚本示例（Makefile）** ```makefile compile: vcs -sverilog -debug_all -timescale=1ns/1ps \ -y lib_dir \ design.v tb_top.v \ -l compile.log sim: ./simv -gui +TESTCASE=default_test -l sim.log clean: rm -rf simv* csrc *.log *.vcd *.fsdb ``` --- ### **总结** VCS的优势在于高性能仿真和深度调试能力，适用于大型SoC验证。其命令参数灵活，需结合设计规模（如是否需要`-full64`）和验证需求（如覆盖率、波形类型）进行配置。对于初学者，建议从`-debug_all`和`-gui`入手，逐步掌握高级功能。
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