Litedram仿真验证（三）：AXI接口完成仿真（FPGA/Modelsim）

已于 2024-05-08 17:58:28 修改
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分类专栏： DDR控制器设计 文章标签： DDR控制器 Litedram FPGA AXI Modelsim仿真
于 2023-07-16 21:44:36 首次发布
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本文链接：https://blog.csdn.net/weixin_46423500/article/details/131732071
版权
本文详细记录了在FPGA项目中使用Litedram遇到的AXI用户接口bug，以及解决方法，包括创建WB2AXIP转接桥，并提供仿真结果和工程获取方式。在仿真过程中，发现Litedram官方AXI接口在写操作时存在问题，通过转换为Wishbone或Native接口并设计转接桥来修正。此外，分享了Vivado与Modelsim的联合仿真步骤。
摘要由CSDN通过智能技术生成

日常·唠嗑

      不知不觉，从开始接触Litedram已经过去了4个月，期间断断续续做了好多其他任务，导致进度比较慢，直到前天才把Litedram完全仿真起来。（坑很多，很多东西需要注意）

目录

一、AXI用户接口bug

      Litedram官方给的AXI用户接口，在进行读写的时候，是有bug的，在写转NATIVE写的过程中，智能缓存16位数据，没有走DQ到DDR。（axi_0_wdata写数据，最后只写入storage_10，native接口可以正常读写）。
在这里插入图片描述
      那么要解决这个问题，就只能产生wishbone用户接口或者native用户接口的litedram_core.v，然后再通过接口转换，替换成AXI协议的用户接口（转接桥设计）。另外需要注意的是，litedram的wishbone接口少了stall信号，需要将ack取反充当stall信号。
WB2AXIP转接桥&#

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