verilog定义别名增加代码可读性

比较清晰的译码格式

输入太多数次，一会比较繁琐，二是会出错，采用定义别名的方式，能减少出错率，增加代码的可读性。

module control
    #(parameter LUI = 7'b0110111,
      parameter AUIPC = 7'b0010111,
      parameter JAL = 7'b1101111,
      parameter JALR = 7'b1100111
)
(
 //输入输出信号列表

);


always@(*)
    begin
        case (op)
            LUI: begin               //LUI
                sigs  = 8'b01100000;
                immcontrol = 3'b011;        
            end
            AUIPC: begin               //AUIPC
                sigs  = 8'b01100000;
                immcontrol = 3'b011;
            end
            JAL: begin               //JAL
                sigs  = 8'b11000000;
                immcontrol = 3'b100;
            end
            JALR: begin               //JALR
                sigs  = 8'b11000000;
                immcontrol = 3'b100;
            end
            //``````等等
            default: begin
                sigs  = 8'b00000000;
            end
        endcase
    end