DFT ATPG test coverage 分析与提高-- nonscan/cdc/constraint

Non scan 导致的coverage loss

      在做scan insertion 的时候，除了一些不必要的或者上chain 会对整体电路有风险的flop 外，我们期望越多的上chain，将来atpg coverage 理论越高、测试覆盖的越全。 但也不是说non-scan 导致的逻辑就没法测了。如果design的原因，某些flop 上chain可能涉及改动的design 很大的话，可以采用如下方式：

1. 增加capture 时的clock pulse

       对于non-scan 导致的丢失的fault, 工具一般会将其标记为AU.SEQ 类型的fault.  对于DC scan, 即测试stuck-at 故障的fault, capture时一个时钟pulse 就可以。为了测试AU.SEQ的故障，将capture阶段增加到两个时钟pulse, 可以降低AU.SEQ 类型的fault, 提高一些coverage。

        原理就是通过增加capture 时钟pulse的方式，将non-scan 捕获到的value值继续往后传递，传到scan-cell 上。因为scan cell 在